參數(shù)資料
型號： EP1S30B956C6
廠商： Altera
文件頁數(shù)： 438/864頁
文件大?。?/td> 0K
描述： IC STRATIX FPGA 30K LE 956-BGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標準包裝： 7
系列： Stratix®
LAB/CLB數(shù)： 3247
邏輯元件/單元數(shù)： 32470
RAM 位總計： 3317184
輸入/輸出數(shù)： 683
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 956-BGA
供應(yīng)商設(shè)備封裝： 956-BGA覆晶式（40x40）
其它名稱： 544-1417
EP1S30SB956C6
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Altera Corporation
5–21
July 2005
Stratix Device Handbook, Volume 2
High-Speed Differential I/O Interfaces in Stratix Devices
Figure 5–14. Fast PLL Block Diagram
(1)
In high-speed differential I/O mode, the high-speed PLL clock feeds the SERDES. Stratix devices only support one
rate of data transfer per fast PLL in high-speed differential I/O mode.
(2)
Control signal for high-speed differential I/O SERDES.
You can multiply the input clock by a factor of 1 to 16. The multiplied
clock is used for high-speed serialization or deserialization operations.
Fast PLL specifications are shown in the Stratix Device Family Data Sheet
section of the Stratix Device Handbook, Volume 1. The voltage controlled
oscillators (VCOs) are designed to operate within the frequency range of
300 to 840 MHz, to provide data rates of up to 840 Mbps.
High-Speed Phase Adjust
There are eight phases of the multiplied clock at the PLL output, each
delayed by 45° from the previous clock and synchronized with the
original clock. The three multiplexers (shown in Figure 5–14) select one of
the delayed, multiplied clocks. The PLL output drives the three counters
k, v, and l. You can program the three individual post scale counters (k, v,
and l) independently for division ratio or phase. The selected PLL output
is used for the serialization or deserialization process in SERDES.
Charge
Pump
VCO
÷
l
8
Clock Input
Phase
Frequency
Detector
÷
v
÷
k
÷
m
Loop
Filter
VCO Phase Selection
Selectable at each PLL
Output Port
Post-Scale
Counters
Global or
regional clock
Regional clock
DIFFIOCLK2 (1)
DIFFIOCLK1 (1)
TXLOADEN (2)
RXLOADEN (2)
Global or
regional clock
rxclkin
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PDF描述
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EP1S30F1020C5 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 3247 LABs 726 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S30F1020C5N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 3247 LABs 726 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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EP1S30F1020C6N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 3247 LABs 726 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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