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參數(shù)資料
| 型號： | EP1S25F672I7N |
| 廠商： | Altera |
| 文件頁數(shù)： | 167/864頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX FPGA 25K LE 672-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標(biāo)準(zhǔn)包裝： | 20 |
| 系列： | Stratix® |
| LAB/CLB數(shù)： | 2566 |
| 邏輯元件/單元數(shù)： | 25660 |
| RAM 位總計： | 1944576 |
| 輸入/輸出數(shù)： | 473 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 672-BBGA |
| 供應(yīng)商設(shè)備封裝： | 672-BGA（27x27） |
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Altera Corporation
4–69
January 2006
Stratix Device Handbook, Volume 1
DC & Switching Characteristics
CTT
973
1,021
ps
SSTL-3 Class I
719
755
ps
SSTL-3 Class II
146
153
ps
SSTL-2 Class I
678
712
ps
SSTL-2 Class II
223
234
ps
SSTL-18 Class I
1,032
1,083
ps
SSTL-18 Class II
447
469
ps
1.5-V HSTL Class I
660
693
ps
1.5-V HSTL Class II
537
564
ps
1.8-V HSTL Class I
304
319
ps
1.8-V HSTL Class II
231
242
ps
Table 4–106. Stratix I/O Standard Output Delay Adders for Fast Slew Rate on Row Pins
(Part 1 of 2)
Parameter
-5 Speed Grade
-6 Speed Grade
-7 Speed Grade
-8 Speed Grade
Unit
Min
Max
Min
Max
Min
Max
Min
Max
LVCMOS
2 mA
1,518
1,594
ps
4 mA
746
783
ps
8 mA
96
100
ps
12 mA
0
ps
3.3-V LVTTL
4 mA
1,518
1,594
ps
8 mA
1,038
1,090
ps
12 mA
521
547
ps
16 mA
414
434
ps
24 mA
0
ps
2.5-V LVTTL
2 mA
2,032
2,133
ps
8 mA
699
734
ps
12 mA
374
392
ps
16 mA
165
173
ps
1.8-V LVTTL
2 mA
3,714
3,899
ps
8 mA
1,055
1,107
ps
12 mA
830
871
ps
Table 4–105. Stratix I/O Standard Output Delay Adders for Fast Slew Rate on Column Pins (Part 2 of 2)
Parameter
-5 Speed Grade
-6 Speed Grade
-7 Speed Grade
-8 Speed Grade
Unit
Min
Max
Min
Max
Min
Max
Min
Max
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