參數(shù)資料
型號： EP1S25F1020C6
廠商： Altera
文件頁數(shù)： 48/864頁
文件大?。?/td> 0K
描述： IC STRATIX FPGA 25K LE 1020-FBGA
產(chǎn)品培訓模塊： Three Reasons to Use FPGA's in Industrial Designs
產(chǎn)品變化通告： Package Height Change 03/March/2008
標準包裝： 8
系列： Stratix®
LAB/CLB數(shù)： 2566
邏輯元件/單元數(shù)： 25660
RAM 位總計： 1944576
輸入/輸出數(shù)： 706
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 1020-BBGA
供應商設備封裝： 1020-FBGA（33x33）
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Altera Corporation
2–117
July 2005
Stratix Device Handbook, Volume 1
Stratix Architecture
In addition to six I/O registers and one input latch in the IOE for
interfacing to these high-speed memory interfaces, Stratix devices also
have dedicated circuitry for interfacing with DDR SDRAM. In every
Stratix device, the I/O banks at the top (I/O banks 3 and 4) and bottom
(I/O banks 7 and 8) of the device support DDR SDRAM up to 200 MHz.
These pins support DQS signals with DQ bus modes of ×8, ×16, or ×32.
Table 2–27 shows the number of DQ and DQS buses that are supported
per device.
Table 2–26. External RAM Support in EP1S60 & EP1S80 Devices
DDR Memory Type
I/O Standard
Maximum Clock Rate (MHz)
-5 Speed Grade
-6 Speed Grade
-7 Speed Grade
DDR SDRAM (1), (2)
SSTL-2
167
133
DDR SDRAM - side banks (2), (3) SSTL-2
150
133
QDR SRAM (4)
1.5-V HSTL
133
QDRII SRAM (4)
1.5-V HSTL
167
133
ZBT SRAM (5)
LVTTL
200
167
Notes to Table 2–26:
(1)
These maximum clock rates apply if the Stratix device uses DQS phase-shift circuitry to interface with DDR
SDRAM. DQS phase-shift circuitry is only available in the top and bottom I/O banks (I/O banks 3, 4, 7, and 8).
(2)
For more information on DDR SDRAM, see AN 342: Interfacing DDR SDRAM with Stratix & Stratix GX Devices.
(3)
DDR SDRAM is supported on the Stratix device side I/O banks (I/O banks 1, 2, 5, and 6) without dedicated DQS
phase-shift circuitry. The read DQS signal is ignored in this mode. Numbers are preliminary.
(4)
For more information on QDR or QDRII SRAM, see AN 349: QDR SRAM Controller Reference Design for Stratix &
Stratix GX Devices.
(5)
For more information on ZBT SRAM, see AN 329: ZBT SRAM Controller Reference Design for Stratix & Stratix GX
Devices.
Table 2–27. DQS & DQ Bus Mode Support
(Part 1 of 2) Note (1)
Device
Package
Number of ×8
Groups
Number of ×16
Groups
Number of ×32
Groups
EP1S10
672-pin BGA
672-pin FineLine BGA
12 (2)
00
484-pin FineLine BGA
780-pin FineLine BGA
16 (3)
04
EP1S20
484-pin FineLine BGA
7 (5)
4
672-pin BGA
672-pin FineLine BGA
7 (5)
4
780-pin FineLine BGA
20
7 (5)
4
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EP1S25F1020C7 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 2566 LABs 706 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S25F1020C7N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 2566 LABs 706 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
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EP1S25F1020I6N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 2566 LABs 706 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
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