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參數(shù)資料
| 型號： | EP1S25B672C6N |
| 廠商： | Altera |
| 文件頁數(shù)： | 325/864頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX FPGA 25K LE 672-BGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標(biāo)準(zhǔn)包裝： | 8 |
| 系列： | Stratix® |
| LAB/CLB數(shù)： | 2566 |
| 邏輯元件/單元數(shù)： | 25660 |
| RAM 位總計： | 1944576 |
| 輸入/輸出數(shù)： | 473 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 672-BBGA |
| 供應(yīng)商設(shè)備封裝： | 672-BGA（35x35） |
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Altera Corporation
2–23
July 2005
Stratix Device Handbook, Volume 2
TriMatrix Embedded Memory Blocks in Stratix & Stratix GX Devices
Single-Port Mode
The TriMatrix memory blocks can implement single-port clock mode for
single-port memory mode. Single-port mode is used when simultaneous
reads and writes are not required. See Figure 2–13. A single block in a
memory block can support up to two single-port mode RAM blocks in
M4K blocks.
Figure 2–13. Single-Port Mode Notes (1), (2), (3)
Notes to Figure 2–13:
(1)
For more information on the MultiTrack interconnect, see the Stratix Device Family Data Sheet section of the Stratix
Device Handbook, Volume 1 or the Stratix GX Device Family Data Sheet section of the Stratix GX Device Handbook,
Volume 1.
(2)
All registers shown have asynchronous clear ports, except when using the M-RAM. M-RAM blocks have
asynchronous clear ports on their output registers only.
(3)
Violating the setup or hold time on the address registers could corrupt the memory contents. This applies to both
read and write operations.
Designing With
TriMatrix
Memory
When instantiating TriMatrix memory you must understand the various
features that set it apart from other memory architectures. The following
sections describe some of the important attributes and functionality of
TriMatrix memory.
8
D
ENA
Q
D
ENA
Q
D
ENA
Q
D
ENA
Q
data[ ]
address[ ]
RAM/ROM
256
× 16
512
× 8
1,024
× 4
2,048
× 2
4,096
× 1
Data In
Address
Write Enable
Data Out
outclken
inclken
inclock
outclock
Write
Pulse
Generator
wren
8 LAB Row
Clocks
To MultiTrack
Interconnect
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