參數(shù)資料
型號(hào)： EP1S10F780C7N
廠商： Altera
文件頁(yè)數(shù)： 729/864頁(yè)
文件大?。?/td> 0K
描述： IC STRATIX FPGA 10K LE 780-FBGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
產(chǎn)品變化通告： Package Height Change 03/March/2008
標(biāo)準(zhǔn)包裝： 18
系列： Stratix®
LAB/CLB數(shù)： 1057
邏輯元件/單元數(shù)： 10570
RAM 位總計(jì)： 920448
輸入/輸出數(shù)： 426
電源電壓： 1.425 V ~ 1.575 V
安裝類(lèi)型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 780-BBGA
供應(yīng)商設(shè)備封裝： 780-FBGA（29x29）
其它名稱(chēng)： 544-1852
EP1S10F780C7N-ND
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Altera Corporation
11–37
July 2005
Stratix Device Handbook, Volume 2
Configuring Stratix & Stratix GX Devices
probes and capture functional data while a device is operating normally.
You can also use the JTAG circuitry to shift configuration data into the
device.
f
For more information on JTAG boundary-scan testing, see AN 39: IEEE
1149.1 (JTAG) Boundary-Scan Testing in Altera Devices.
To use the SignalTap II embedded logic analyzer, you need to connect
the JTAG pins of your Stratix device to a download cable header on your
PCB.
f
For more information on SignalTap II, see the Design Debugging Using
SignalTap II Embedded Logic Analyzer chapter in the Quartus II Handbook,
Volume 2.
A device operating in JTAG mode uses four required pins, TDI, TDO, TMS,
and TCK, and one optional pin, TRST. The four JTAG input pins (TDI,
TMS
, TCK and TRST) have weak, internal pull-up resistors, whose values
range from 20 to 40 k
Ω. All other pins are tri-stated during JTAG
configuration. Do not begin JTAG configuration until all other
configuration is complete. Table 11–11 shows each JTAG pin’s function.
Table 11–11. JTAG Pin Descriptions
Pin
Description
Function
TDI
Test data input
Serial input pin for instructions as well as test and programming data. Data is
shifted in on the rising edge of TCK. The VCCSEL pin controls the input buffer
selection.
TDO
Test data output
Serial data output pin for instructions as well as test and programming data. Data
is shifted out on the falling edge of TCK. The pin is tri-stated if data is not being
shifted out of the device. The high level output voltage is determined by VCCIO.
TMS
Test mode select
Input pin that provides the control signal to determine the transitions of the Test
Access Port
(TAP) controller state machine. Transitions within the state machine
occur on the rising edge of TCK. Therefore, TMS must be set up before the rising
edge of TCK. TMS is evaluated on the rising edge of TCK. The VCCSEL pin
controls the input buffer selection.
TCK
Test clock input
The clock input to the BST circuitry. Some operations occur at the rising edge,
while others occur at the falling edge. The VCCSEL pin controls the input buffer
selection.
TRST
Test reset input
(optional)
Active-low input to asynchronously reset the boundary-scan circuit. The TRST
pin is optional according to IEEE Std. 1149.1. The VCCSEL pin controls the input
buffer selection.
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PDF描述
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