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參數(shù)資料
| 型號(hào)： | EP1S10F484C5N |
| 廠商： | Altera |
| 文件頁數(shù)： | 641/864頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX FPGA 10K LE 484-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 產(chǎn)品變化通告： | Package Height Change 03/March/2008 |
| 標(biāo)準(zhǔn)包裝： | 20 |
| 系列： | Stratix® |
| LAB/CLB數(shù)： | 1057 |
| 邏輯元件/單元數(shù)： | 10570 |
| RAM 位總計(jì)： | 920448 |
| 輸入/輸出數(shù)： | 335 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應(yīng)商設(shè)備封裝： | 484-FBGA（23x23） |
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9–6
Altera Corporation
Stratix Device Handbook, Volume 2
July 2005
Introduction
Figure 9–4. Implementation of SFI-4 Interface Using Stratix & Stratix GX Devices
f
For details on differential I/O buffers, SERDES, and clock dividers using
PLLs, see the High-Speed Differential I/O Interfaces in Stratix Devices
chapter in the Stratix Device Handbook or the Stratix GX Device Handbook.
Figure 9–5 shows the transmitter block (from Figure 9–4) of the SFI-4
framer interface implemented in Stratix and Stratix GX devices. The data
starts in the logic array and goes into the Stratix and Stratix GX SERDES
block. The transmitter SERDES of the framer converts the parallel data to
serial data for the 16 TXDATA channels (TXDATA[15..0]). A fast PLL is
used to generate TXCLK from TXCLK_SRC. The fast PLL keeps the
TXDATA
and TXCLK edge-aligned. A divided down (
÷8) clock generated
from TXCLK_SRC is used to convert the parallel data to serial in the
transmitter SERDES. The divided down clock also clocks some of the
logic in the logic array.
Transmitter
SERDES
Receiver
SERDES
×1
÷8
180
Stratix Framer
Clk
Data
Clk
Data
Transmitter
Receiver
OC-192
SERDES
TXDATA[15..0]
TXCLK
TXCLK_SRC
RXCLK
RXDATA[15..0]
Phase Shift
Receiver
Transmitter
PLL1
128
REFCLK
PLL2
Stratix &
Stratix GX
Logic Array
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