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參數(shù)資料
| 型號： | EP1K50TI144-3F |
| 英文描述： | Field Programmable Gate Array (FPGA) |
| 中文描述： | 現(xiàn)場可編程門陣列（FPGA） |
| 文件頁數(shù)： | 32/86頁 |
| 文件大?。?/td> | 1263K |
| 代理商： | EP1K50TI144-3F |
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38
Altera Corporation
ACEX 1K Programmable Logic Device Family Data Sheet
for -1 and -2 speed-grade devices, respectively.
Table 11. ClockLock & ClockBoost Parameters for -1 Speed-Grade Devices
Symbol
Parameter
Condition
Min
Typ
Max
Unit
tR
Input rise time
5
ns
tF
Input fall time
5ns
tINDUTY
Input duty cycle
40
60
%
fCLK1
Input clock frequency (ClockBoost clock
multiplication factor equals 1)
25
180
MHz
fCLK2
Input clock frequency (ClockBoost clock
multiplication factor equals 2)
16
90
MHz
fCLKDEV
Input deviation from user specification in the
Altera software (1)
25,000
PPM
tINCLKSTB Input clock stability (measured between
adjacent clocks)
100
ps
tLOCK
Time required for ClockLock or ClockBoost
to acquire lock (3)
10
s
tJITTER
Jitter on ClockLock or ClockBoost-
generated clock (4)
tINCLKSTB <100
250 (4)
ps
tINCLKSTB < 50
200 (4)
ps
tOUTDUTY Duty cycle for ClockLock or ClockBoost-
generated clock
40
50
60
%
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PDF描述 |
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