參數(shù)資料
型號： EP1K50TC144-1DX
元件分類： 數(shù)字電位計
英文描述： Single Volatile 32-Tap Digitally Controlled Potentiometer (XDCP™); Temperature Range: -40°C to 85°C; Package: 5-SOT-23 T&R
中文描述： 現(xiàn)場可編程門陣列（FPGA）
文件頁數(shù)： 17/86頁
文件大小： 1263K
代理商： EP1K50TC144-1DX
24
Altera Corporation
ACEX 1K Programmable Logic Device Family Data Sheet
In addition to the six clear and preset modes, ACEX 1K devices provide a
chip-wide reset pin that can reset all registers in the device. Use of this
feature is set during design entry. In any of the clear and preset modes, the
chip-wide reset overrides all other signals. Registers with asynchronous
presets may be preset when the chip-wide reset is asserted. Inversion can
be used to implement the asynchronous preset. Figure 12 shows examples
of how to setup the preset and clear inputs for the desired functionality.
Figure 12. ACEX 1K LE Clear & Preset Modes
Asynchronous Clear
Asynchronous Preset
Asynchronous Preset & Clear
Asynchronous Load without Clear or Preset
labctrl1
(Asynchronous
Load)
PRN
CLRN
DQ
NOT
labctrl1
(Asynchronous
Load)
Asynchronous Load with Clear
labctrl2
(Clear)
PRN
CLRN
DQ
NOT
(Asynchronous
Load)
Asynchronous Load with Preset
NOT
PRN
CLRN
DQ
labctrl1 or
labctrl2
PRN
CLRN
DQ
VCC
Chip-Wide Reset
PRN
CLRN
DQ
PRN
CLRN
DQ
VCC
Chip-WideReset
Chip-Wide Reset
data3
(Data)
labctrl1
labctrl2
(Preset)
data3
(Data)
data3
(Data)
labctrl1 or
labctrl2
labctrl1
labctrl2
相關(guān)PDF資料
PDF描述
EP1K50TC144-1F Field Programmable Gate Array (FPGA)
EP1K50TC144-1P Single Volatile 32-Tap Digitally Controlled Potentiometer (XDCP™); Temperature Range: -40°C to 85°C; Package: 5-SC-70 T&R
EP1K50TC144-1X Field Programmable Gate Array (FPGA)
EP1K50TC144-2DX Field Programmable Gate Array (FPGA)
EP1K50TC144-2F Single Volatile 32-Tap Digitally Controlled Potentiometer (XDCP™); Temperature Range: -40°C to 85°C; Package: 6-SC-70 T&R
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參數(shù)描述
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EP1K50TC144-1P 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA)
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