參數(shù)資料
型號： EP1K50FI256-1P
英文描述： Dual LDO with Low Noise, Low IQ, and High PSRR; Temperature Range: -40°C to 85°C; Package: 10-DFN
中文描述： 現(xiàn)場可編程門陣列（FPGA）
文件頁數(shù)： 68/86頁
文件大小： 1263K
代理商： EP1K50FI256-1P
70
Altera Corporation
ACEX 1K Programmable Logic Device Family Data Sheet
Notes to tables:
(1)
All timing parameters are described in Tables 22 through 29 in this data sheet.
(2)
These parameters are specified by characterization.
(3)
This parameter is measured without the use of the ClockLock or ClockBoost circuits.
(4)
This parameter is measured with the use of the ClockLock or ClockBoost circuits.
Tables 44 through 50 show EP1K50 device external timing parameters.
Table 43. EP1K30 External Bidirectional Timing Parameters
Symbol
Speed Grade
Unit
-1
-2
-3
Min
Max
Min
Max
Min
Max
tINSUBIDIR (3)
2.8
3.9
5.2
ns
tINHBIDIR (3)
0.0
ns
tINSUBIDIR (4)
3.8
4.9
–
ns
tINHBIDIR (4)
0.0
–
ns
tOUTCOBIDIR (3)
2.0
4.9
2.0
5.9
2.0
7.6
ns
tXZBIDIR (3)
6.1
7.5
9.7
ns
tZXBIDIR (3)
6.1
7.5
9.7
ns
tOUTCOBIDIR (4)
0.5
3.9
0.5
4.9
––
ns
tXZBIDIR (4)
5.1
6.5
–
ns
tZXBIDIR (4)
5.1
6.5
–
ns
Table 44. EP1K50 Device LE Timing Microparameters (Part 1 of 2)
Symbol
Speed Grade
Unit
-1
-2
-3
Min
Max
Min
Max
Min
Max
tLUT
0.6
0.8
1.1
ns
tCLUT
0.5
0.6
0.8
ns
tRLUT
0.6
0.7
0.9
ns
tPACKED
0.2
0.3
0.4
ns
tEN
0.6
0.7
0.9
ns
tCICO
0.1
ns
tCGEN
0.4
0.5
0.6
ns
tCGENR
0.1
ns
tCASC
0.5
0.8
1.0
ns
tC
0.5
0.6
0.8
ns
相關(guān)PDF資料
PDF描述
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EP1K50FI256-2DX Field Programmable Gate Array (FPGA)
EP1K50FI256-2P Field Programmable Gate Array (FPGA)
EP1K50FI256-2X Field Programmable Gate Array (FPGA)
EP1K50FI256-3F Field Programmable Gate Array (FPGA)
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參數(shù)描述
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