參數(shù)資料
型號(hào)： EP1K30TI144-2
廠商： Altera
文件頁(yè)數(shù)： 32/86頁(yè)
文件大?。?/td> 0K
描述： IC ACEX 1K FPGA 30K 144-TQFP
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝： 180
系列： ACEX-1K®
LAB/CLB數(shù)： 216
邏輯元件/單元數(shù)： 1728
RAM 位總計(jì)： 24576
輸入/輸出數(shù)： 102
門(mén)數(shù)： 119000
電源電壓： 2.375 V ~ 2.625 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 85°C
封裝/外殼： 144-LQFP
供應(yīng)商設(shè)備封裝： 144-TQFP（20x20）
產(chǎn)品目錄頁(yè)面： 602 (CN2011-ZH PDF)
其它名稱： 544-1068
38
Altera Corporation
ACEX 1K Programmable Logic Device Family Data Sheet
Tables 11 and 12 summarize the ClockLock and ClockBoost parameters
for -1 and -2 speed-grade devices, respectively.
Table 11. ClockLock & ClockBoost Parameters for -1 Speed-Grade Devices
Symbol
Parameter
Condition
Min
Typ
Max
Unit
tR
Input rise time
5ns
tF
Input fall time
5ns
tINDUTY
Input duty cycle
40
60
%
fCLK1
Input clock frequency (ClockBoost clock
multiplication factor equals 1)
25
180
MHz
fCLK2
Input clock frequency (ClockBoost clock
multiplication factor equals 2)
16
90
MHz
fCLKDEV
Input deviation from user specification in the
Altera software (1)
25,000
PPM
tINCLKSTB Input clock stability (measured between
adjacent clocks)
100
ps
tLOCK
Time required for ClockLock or ClockBoost
to acquire lock (3)
10
s
tJITTER
Jitter on ClockLock or ClockBoost-
generated clock (4)
tINCLKSTB <100
250 (4)
ps
tINCLKSTB < 50
200 (4)
ps
tOUTDUTY Duty cycle for ClockLock or ClockBoost-
generated clock
40
50
60
%
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PDF描述
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參數(shù)描述
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EP1K50FC256-1DX 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA)
EP1K50FC256-1F 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA)
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