參數(shù)資料
型號: EDX5116ADSE-3B-E
廠商: ELPIDA MEMORY INC
元件分類: DRAM
英文描述: 512M bits XDR⑩ DRAM
中文描述: 32M X 16 RAMBUS, PBGA104
封裝: ROHS COMPLIANT, FBGA-104
文件頁數(shù): 49/78頁
文件大?。?/td> 3311K
代理商: EDX5116ADSE-3B-E
Data Sheet E1033E30 (Ver. 3.0)
49
EDX5116ADSE
.
DQ1
DQ1
DQ1
WD[1][15:0]
WDSL Word 7
1
1
0
1
0
0
0
DQ9
WD[9][15:0]
WDSL Word 6
1
0
1
0
0
1
0
DQ5
DQ5
WD[5][15:0]
WDSL Word 5
1
1
0
0
1
0
0
DQ13
WD[13][15:0]
WDSL Word 4
1
0
1
0
0
0
1
DQ3
DQ3
DQ3
WD[3][15:0]
WDSL Word 3
1
1
0
1
0
0
0
DQ11
WD[11][15:0]
WDSL Word 2
1
0
1
0
0
1
0
DQ7
DQ7
WD[7][15:0]
WDSL Word 1
1
1
0
0
1
0
0
DQ15
WD[15][15:0]
WDSL Word 0
1
0
1
0
0
0
1
Table 10
XDR DRAM WDSL-to-Core/DQ/SC Map (First Generation x16/x8/x4 XDR DRAM , BL=16)
DQ Pins Used
Core Word
WDSL Core Word
Load Order
x16
x8
x4
x4
x8
x16
WD[n][15:0]
SC[3:2]
=xx
SC[3:2]
= 0x
SC[3:2]
= 1x
SC[3:2]
= 00
SC[3:2]
= 01
SC[3:2]
= 10
SC[3:2]
= 11
Table 11
Core Data Word-to-WDSL Format
DQ Serialization Order
CFM/PCLK Cycle
Cycle 0
Cycle 1
Symbol (Bit) Time
t0
t1
t2
t3
t4
t5
t6
t7
t8
t9
t10
t11
t12
t13
t14
t15
Bit Transmitted on DQ pins
D0
D1
D2
D3
D4
D5
D6
D7
D8
D9
D10
D11
D12
D13
D14
D15
WDSL Byte/Bit Transfer Order
Core Word
Core Word WD[n][15:0]
WDSL Byte Order
WDSL Byte 0
WDSL Byte 1
SWD Field of Serial Packet
7
6
5
4
3
2
1
0
7
6
5
4
3
2
1
0
Bit Transmitted on CMD pin
D15
D11
D7
D3
D14
D10
D6
D2
D13
D9
D5
D1
D12
D8
D4
D0
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