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參數(shù)資料
| 型號： | EDD1232AABH |
| 廠商： | Elpida Memory, Inc. |
| 英文描述： | 128M bits DDR SDRAM (4M words x 32 bits) |
| 中文描述： | 128兆位DDR SDRAM內(nèi)存（4分字× 32位） |
| 文件頁數(shù)： | 7/50頁 |
| 文件大小： | 621K |
| 代理商： | EDD1232AABH |
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EDD1232AABH
Data Sheet E0533E50 (Ver. 5.0)
7
Pin Capacitance (TA = +25°C, VDD, VDDQ = 2.5V ± 0.2V)
Parameter
Symbol
Pins
min.
typ.
max.
Unit
Notes
Input capacitance
CI1
CK, /CK
1
—
5
pF
1
CI2
All other input pins
1
—
4
pF
1
Data input/output capacitance
Notes: 1. These parameters are measured on conditions: f = 100MHz, VOUT = VDDQ/2,
VOUT = 0.2V,
TA = +25
°
C.
2. DOUT circuits are disabled.
CI/O
DQ, DM, DQS
1
—
6.5
pF
1, 2
AC Characteristics (TA = 0 to +70
°
C, VDD, VDDQ = 2.5V ± 0.2V, VSS, VSSQ = 0V)
-6B
-7A
Parameter
Clock cycle time
(CL = 2)
Symbol
min.
max.
min.
max.
Unit
Notes
tCK
7.5
12
7.5
12
ns
10
(CL = 2.5)
tCK
6
12
7.5
12
ns
(CL = 3)
tCK
6
12
7.5
12
ns
CK high-level width
tCH
0.45
0.55
0.45
0.55
tCK
CK low-level width
tCL
0.45
0.55
0.45
0.55
tCK
CK half period
tHP
min
(tCH, tCL)
—
min
(tCH, tCL)
—
tCK
DQ output access time from CK, /CK
tAC
–0.7
0.7
–0.75
0.75
ns
2, 11
DQS output access time from CK, /CK
tDQSCK
–0.7
0.7
–0.75
0.75
ns
2, 11
DQS to DQ skew
tDQSQ
—
0.45
—
0.5
ns
3
DQ/DQS output hold time from DQS
tQH
tHP – 0.55
—
tHP – 0.75
—
ns
Data-out high-impedance time from CK, /CK tHZ
—
0.7
—
0.75
ns
5, 11
Data-out low-impedance time from CK, /CK
tLZ
–0.7
0.7
–0.75
0.75
ns
6, 11
Read preamble
tRPRE
0.9
1.1
0.9
1.1
tCK
Read postamble
tRPST
0.4
0.6
0.4
0.6
tCK
DQ and DM input setup time
tDS
0.45
—
0.5
—
ns
8
DQ and DM input hold time
tDH
0.45
—
0.5
—
ns
8
DQ and DM input pulse width
tDIPW
1.75
—
1.75
—
ns
7
Write preamble setup time
tWPRES
0
—
0
—
ns
Write preamble hold time
tWPREH
0.25
—
0.25
—
tCK
Write postamble
tWPST
0.4
0.6
0.4
0.6
tCK
9
Write command to first DQS latching
transition
tDQSS
0.75
1.25
0.75
1.25
tCK
DQS falling edge to CK setup time
tDSS
0.2
—
0.2
—
tCK
DQS falling edge hold time from CK
tDSH
0.2
—
0.2
—
tCK
DQS input high pulse width
tDQSH
0.35
—
0.35
—
tCK
DQS input low pulse width
tDQSL
0.35
0.35
—
tCK
Address and control input setup time
tIS
1.0
—
1.0
—
ns
8
Address and control input hold time
tIH
1.0
—
1.0
—
ns
8
Address and control input pulse width
tIPW
2.2
—
2.2
—
ns
7
Mode register set command cycle time
tMRD
2
—
2
—
tCK
Active to Precharge command period
tRAS
42
120000
45
120000
ns
Active to Active/Auto refresh command
period
tRC
60
—
67.5
—
ns
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| EDD1232AABH-6B-E | GT 2C 2#0 SKT PLUG |
| EDD1232AAFA | 128M bits DDR SDRAM (4M words x 32 bits) |
| EDD1232AAFA-6B-E | 128M bits DDR SDRAM (4M words x 32 bits) |
| EDD1232AAFA-7A-E | 128M bits DDR SDRAM (4M words x 32 bits) |
| EDD1232AABH-7A-E | GT 3C 3#16S PIN PLUG |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| EDD1232AABH-6B-E | 制造商:ELPIDA 制造商全稱:Elpida Memory 功能描述:128M bits DDR SDRAM (4M words x 32 bits) |
| EDD1232AABH-7A-E | 制造商:ELPIDA 制造商全稱:Elpida Memory 功能描述:128M bits DDR SDRAM (4M words x 32 bits) |
| EDD1232AAFA | 制造商:ELPIDA 制造商全稱:Elpida Memory 功能描述:128M bits DDR SDRAM (4M words x 32 bits) |
| EDD1232AAFA-6B-E | 制造商:ELPIDA 制造商全稱:Elpida Memory 功能描述:128M bits DDR SDRAM (4M words x 32 bits) |
| EDD1232AAFA-7A-E | 制造商:ELPIDA 制造商全稱:Elpida Memory 功能描述:128M bits DDR SDRAM (4M words x 32 bits) |
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