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參數(shù)資料
| 型號(hào)： | DSPE56007FJ88 |
| 英文描述： | DSP|24-BIT|CMOS|QFP|80PIN|PLASTIC |
| 中文描述： | 數(shù)字信號(hào)處理器| 24位|的CMOS | QFP封裝| 80腳|塑料 |
| 文件頁(yè)數(shù)： | 29/83頁(yè) |
| 文件大?。?/td> | 382K |
| 代理商： | DSPE56007FJ88 |
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Specifications
Internal Clocks
MOTOROLA
DSP56007/D
2-5
INTERNAL CLOCKS
For each occurrence of T
H
, T
L
,
T
C
, or I
CYC
, substitute with the numbers in
Table 2-4
.
EXTERNAL CLOCK (EXTAL PIN)
The DSP56007 system clock is externally supplied via the EXTAL pin. Timings shown
in this document are valid for clock rise and fall times of 3 ns maximum.
Table 2-4
Internal Clocks
Characteristics
Symbol
Expression
Internal Operation Frequency
f
—
Internal Clock High Period
with PLL disabled
with PLL enabled and MF
≤
4
with PLL enabled and MF > 4
T
H
ET
H
(Min) 0.48
×
T
C
(Max) 0.52
×
T
C
(Min) 0.467
×
T
C
(Max) 0.533
×
T
C
Internal Clock Low Period
with PLL disabled
with PLL enabled and MF
≤
4
with PLL enabled and MF > 4
T
L
ET
L
(Min) 0.48
×
T
C
(Max) 0.52
×
T
C
(Min) 0.467
×
T
C
(Max) 0.533
×
T
C
(DF / MF)
×
ET
C
2
×
T
C
Internal Clock Cycle Time
T
C
I
CYC
Instruction Cycle Time
Table 2-5
External Clock (EXTAL Pin)
No.
Characteristics
Sym.
50 MHz
66 MHz
88 MHz
Unit
Min
Max
Min
Max
Min
Max
— Frequency of External Clock (EXTAL Pin)
1
External Clock Input High—EXTAL Pin
1
with PLL disabled
(46.7%–53.3% duty cycle)
with PLL enabled
(42.5%–57.5% duty cycle)
Ef
0
50
0
66
0
88
MHz
ET
H
9.3
8.5
∞
235500
7.1
6.4
∞
235500
5.3
4.8
∞
235500
ns
ns
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