參數(shù)資料
型號(hào)： DSPB56367AG150
廠商： Freescale Semiconductor
文件頁(yè)數(shù)： 26/100頁(yè)
文件大?。?/td> 0K
描述： IC DSP 24BIT 150MHZ 144-LQFP
標(biāo)準(zhǔn)包裝： 60
系列： DSP56K/Symphony
類型： 音頻處理器
接口： 主機(jī)接口，I²C，SAI，SPI
時(shí)鐘速率： 150MHz
非易失內(nèi)存： ROM（240 kB）
芯片上RAM： 69kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.80V
工作溫度： -40°C ~ 95°C
安裝類型： 表面貼裝
封裝/外殼： 144-LQFP
供應(yīng)商設(shè)備封裝： 144-LQFP（20x20）
包裝： 托盤
Reset, Stop, Mode Select, and Interrupt Timing
DSP56367 Technical Data, Rev. 2.1
Freescale Semiconductor
3-7
3.9
Reset, Stop, Mode Select, and Interrupt Timing
Table 3-7 Reset, Stop, Mode Select, and Interrupt Timing1
No.
Characteristics
Expression
Min
Max
Unit
8
Delay from RESET assertion to all pins at reset value2
—
26.0
ns
9
Required RESET duration3
Power on, external clock generator, PLL disabled
Power on, external clock generator, PLL enabled
Power on, Internal oscillator
During STOP, XTAL disabled
During STOP, XTAL enabled
During normal operation
50
× ETC
1000
× ETC
75000
× ETC
75000
× ETC
2.5
× TC
2.5
× TC
333.4
6.7
500
16.7
—
ns
s
ns
10
Delay from asynchronous RESET deassertion to first
external address output (internal reset deassertion)4
Minimum
Maximum
3.25
× TC + 2.0
20.25
× TC + 10
23.7
—
145.0
ns
11
Syn reset setup time from RESET
Maximum
TC
—6.7
ns
12
Syn reset deassert delay time
Minimum
Maximum
3.25
× TC + 1.0
20.25
× TC + 5.0
22.7
—
140.0
ns
13
Mode select setup time
30.0
—
ns
14
Mode select hold time
0.0
—
ns
15
Minimum edge-triggered interrupt request assertion width
4.4
—
ns
16
Minimum edge-triggered interrupt request deassertion width
4.4
—
ns
17
Delay from IRQA, IRQB, IRQC, IRQD, NMI assertion to
external memory access address out valid
Caused by first interrupt instruction fetch
Caused by first interrupt instruction execution
4.25
× TC + 2.0
7.25
× TC + 2.0
30.3
50.3
—
ns
18
Delay from IRQA, IRQB, IRQC, IRQD, NMI assertion to
general-purpose transfer output valid caused by first interrupt
instruction execution
10
× TC + 5.0
71.7
—
ns
19
Delay from address output valid caused by first interrupt
instruction execute to interrupt request deassertion for level
sensitive fast interrupts5, 6, 7
(WS + 3.75)
× TC – 10.94
—
Note 8
ns
20
Delay from RD assertion to interrupt request deassertion for
level sensitive fast interrupts5, 6, 7
(WS + 3.25)
× TC – 10.94
—
Note 8
ns
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DSPB56371AF180 制造商:Freescale Semiconductor 功能描述:Digital Signal Processor (DSP) IC
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