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參數(shù)資料
| 型號： | DSP56366UM |
| 廠商： | 飛思卡爾半導(dǎo)體(中國)有限公司 |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 24-Bit Audio Digital Signal Processor |
| 中文描述： | 24位音頻數(shù)字信號處理器 |
| 文件頁數(shù)： | 45/110頁 |
| 文件大?。?/td> | 1273K |
| 代理商： | DSP56366UM |
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DSP56366 Technical Data, Rev. 3.1
Freescale Semiconductor
3-19
138
Last CAS deassertion to RAS deassertion
6
BRW[1:0] = 00
BRW[1:0] = 01
BRW[1:0] = 10
BRW[1:0] = 11
t
CRP
2.0
×
T
C
6.0
3.5
×
T
C
6.0
4.5
×
T
C
6.0
6.5
×
T
C
6.0
24.4
47.2
62.4
92.8
—
—
—
—
19.0
37.8
50.3
75.3
—
—
—
—
ns
139
CAS deassertion pulse width
t
CP
1.25
×
T
C
4.0
14.9
—
11.6
—
ns
140
Column address valid to CAS assertion
t
ASC
T
C
4.0
11.2
—
8.5
—
ns
141
CAS assertion to column address not valid
t
CAH
1.75
×
T
C
4.0
22.5
—
17.9
—
ns
142
Last column address valid to RAS deassertion
t
RAL
3
×
T
C
4.0
41.5
—
33.5
—
ns
143
WR deassertion to CAS assertion
t
RCS
1.25
×
T
C
3.8
15.1
—
11.8
—
ns
144
CAS deassertion to WR assertion
t
RCH
0.5
×
T
C
3.7
3.9
—
2.6
—
ns
145
CAS assertion to WR deassertion
t
WCH
1.5
×
T
C
4.2
18.5
—
14.6
—
ns
146
WR assertion pulse width
t
WP
2.5
×
T
C
4.5
33.5
—
26.8
—
ns
147
Last WR assertion to RAS deassertion
t
RWL
2.75
×
T
C
4.3
33.4
—
26.8
—
ns
148
WR assertion to CAS deassertion
t
CWL
2.5
×
T
C
4.3
33.6
—
27.0
—
ns
149
Data valid to CAS assertion (write)
t
DS
0.25
×
T
C
3.7
0.25
×
T
C
3.0
0.1
—
—
—
—
0.1
—
—
ns
150
CAS assertion to data not valid (write)
t
DH
1.75
×
T
C
4.0
22.5
—
17.9
—
ns
151
WR assertion to CAS assertion
t
WCS
T
C
4.3
10.9
—
8.2
—
ns
152
Last RD assertion to RAS deassertion
t
ROH
2.5
×
T
C
4.0
33.9
—
27.3
—
ns
153
RD assertion to data valid
t
GA
1.75
×
T
C
7.5
1.75
×
T
C
6.5
—
—
19.0
—
—
—
—
15.4
ns
154
RD deassertion to data not valid
7
t
GZ
0.0
—
0.0
—
ns
155
WR assertion to data active
0.75
×
T
C
0.3
11.1
—
9.1
—
ns
156
WR deassertion to data high impedance
0.25
×
T
C
—
3.8
—
3.1
ns
1
The number of wait states for Page mode access is specified in the DCR.
2
The refresh period is specified in the DCR.
3
The asynchronous delays specified in the expressions are valid for DSP56366.
4
There are no DRAMs fast enough to fit to two wait states Page mode @ 100MHz (See
Figure 3-11
)
Table 3-10 DRAM Page Mode Timings, Two Wait States
1, 2, 3, 4
(continued)
No.
Characteristics
Symbol
Expression
5
66 MHz
80 MHz
Unit
Min
Max
Min
Max
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