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參數(shù)資料
| 型號(hào)： | DSP16410 |
| 元件分類(lèi)： | 數(shù)字信號(hào)處理 |
| 英文描述： | 16-bit fixed point DSP with Flash |
| 中文描述： | 具有閃存的 16 位定點(diǎn) DSP |
| 文件頁(yè)數(shù)： | 110/373頁(yè) |
| 文件大?。?/td> | 5643K |
| 代理商： | DSP16410 |
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Data Sheet
June 2001
DSP16410B Digital Signal Processor
54
Agere Systems—Proprietary
Use pursuant to Company instructions
Agere Systems Inc.
4 Hardware Architecture
(continued)
4.10 Timer Units (TIMER0_
0—1
and TIMER1_
0—1
)
(continued)
Table 20. timer
0,1
c (TIMER
0,1
Control) Register
15—7
6
Reserved
PWR_DWN
5
4
3—0
RELOAD
COUNT
PRESCALE[3:0]
Bit
Field
Value
Description
R/W
Reset
Value
0
0
15—7
6
Reserved
PWR_DWN
0
0
1
0
1
Reserved—write with zero.
Power up the timer.
Power down the timer
.
Stop decrementing the down counter after it reaches zero.
Automatically reload the down counter from the period register after
the counter reaches zero and continue decrementing the counter
indefinitely.
Hold the down counter at its current value, i.e., stop the timer.
Decrement the down counter, i.e., run the timer.
Controls the counter prescaler to determine the fre-
quency of the timer, i.e., the frequency of the clock
applied to the timer down counter. This frequency is a
ratio of the internal clock frequency f
CLK
.
R/W
R/W
5
RELOAD
R/W
0
4
COUNT
0
1
R/W
0
3—0
PRESCALE[3:0]
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
1101
1110
1111
f
CLK
/2
f
CLK
/4
f
CLK
/8
f
CLK
/16
f
CLK
/32
f
CLK
/64
f
CLK
/128
f
CLK
/256
f
CLK
/512
f
CLK
/1024
f
CLK
/2048
f
CLK
/4096
f
CLK
/8192
f
CLK
/16384
f
CLK
/32768
f
CLK
/65536
R/W
0000
If TIMER
0,1
is powered down,
timer
0,1
cannot be read or written. While the timer is powered down, the state of the down counter and
period register remain unchanged.
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