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參數(shù)資料
| 型號(hào)： | DS34T101GN+ |
| 廠商： | Maxim Integrated Products |
| 文件頁(yè)數(shù)： | 177/366頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC TDM OVER PACKET 484TEBGA |
| 產(chǎn)品培訓(xùn)模塊： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 標(biāo)準(zhǔn)包裝： | 30 |
| 類型： | TDM（分時(shí)復(fù)用） |
| 應(yīng)用： | 數(shù)據(jù)傳輸 |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 484-BGA 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 484-HSBGA（23x23） |
| 包裝： | 托盤 |
| 產(chǎn)品目錄頁(yè)面： | 1429 (CN2011-ZH PDF) |
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____________________________________________________ DS34T101, DS34T102, DS34T104, DS34T108
258 of 366
Register Name:
RLS7-T1
Register Description:
Receive Latched Status Register 7 (T1 Mode)
Register Address:
base address + 0x258
Bit #
7
6
5
4
3
2
1
0
Name
-
RRAI-CI
RAIS-CI
RSLC96
RFDLF
BC
BD
Default
0
Note: This register has an alternate definition for E1 mode. See RLS3-E1.
Bit 5: Receive RAI-CI Detect (RRAI-CI). This latched status bit is set when an RAI-CI pattern has been detected
by the receiver. This bit is active in ESF framing mode only, and sets only if an RAI condition is being detected
(RRTS1.RRAI=1). RRAI-CI is cleared when written with a 1. When RRAI-CI is set it can cause an interrupt request
if the corresponding interrupt enable bit is set in the RIM7-T1 register. See Section 10.11.6.4.
Bit 4: Receive AIS-CI Detect (RAIS-CI). This latched status bit is set when an AIS-CI pattern has been detected
by the receiver. This bit is set only if an AIS condition is being detected (RRTS1.RAIS=1). RRAI-CI is cleared when
written with a 1. When RAIS-CI is set it can cause an interrupt request if the corresponding interrupt enable bit is
Bit 3: Receive SLC-96 Alignment Event (RSLC96). This latched status bit is set when a valid SLC-96 alignment
pattern is detected in the Fs bit stream, and the RSLC registers have data available for retrieval.. RSLC96 is
cleared when written with a 1. When RSLC96 is set it can cause an interrupt request if the corresponding interrupt
Bit 2: Receive FDL Register Full Event (RFDLF). This latched status bit is set when the RFDL register is full.
Useful for SLC-96 operation, or manual extraction of FDL data bits. RFDLF is cleared when written with a 1. When
RFDLF is set it can cause an interrupt request if the corresponding interrupt enable bit is set in the RIM7-T1
register. See Section 10.11.4.4.
Bit 1: BOC Clear Event (BC). This latched status bit is set when a valid BOC is no longer detected (with the
RBOCC.RBD disintegration filter applied). BC is cleared when written with a 1. When BC is set it can cause an
interrupt request if the corresponding interrupt enable bit is set in the RIM7-T1 register. See section 10.11.4.2.
Bit 0: BOC Detect Event (BD). This latched status bit is set when a valid BOC has been detected (with the
RBOCC.RBF filter applied). BD is cleared when written with a 1. When BD is set it can cause an interrupt request if
Register Name:
RLS7-E1
Register Description:
Receive Latched Status Register 7 (E1 Mode)
Register Address:
base address + 0x258
Bit #
7
6
5
4
3
2
1
0
Name
-
Sa6CD
SaXCD
Default
0
Note: This register has an alternate definition for E1 mode. See RLS7-T1.
Bit 1: Sa6 Codeword Detect (Sa6CD). This latched status bit is set when a valid codeword (per ETS 300 233) is
detected in the Sa6 bit position. Sa6CD is cleared when written with a 1. When Sa6CD is set it can cause an
interrupt request if the corresponding interrupt enable bit is set in the RIM7-E1 register. See section 10.11.5.3.
Bit 0: SaX Bit Change Detect (SaXCD). This latched status bit is set when the value of a received Sa bit changes
and interrupts are enabled for that Sa bit in the RSAIMR register. SaXCD is cleared when written with a 1. When
SaXCD is set it can cause an interrupt request if the corresponding interrupt enable bit is set in the RIM7-E1
register. See section 10.11.5.3.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MIC2211-GOYML TR | IC REG LDO 1.8V/2.9V 10-MLF |
| MIC2211-GJYML TR | IC REG LDO 1.8V/2.5V 10-MLF |
| MIC2211-SGYML TR | IC REG LDO 3.3V/1.8V 10-MLF |
| MIC2211-GPYML TR | IC REG LDO 1.8V/3V 10-MLF |
| ESM44DRAH | CONN EDGECARD 88POS R/A .156 SLD |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| DS34T101GN+ | 功能描述:通信集成電路 - 若干 Single TDM Over Packet Chip RoHS:否 制造商:Maxim Integrated 類型:Transport Devices 封裝 / 箱體:TECSBGA-256 數(shù)據(jù)速率:100 Mbps 電源電壓-最大:1.89 V, 3.465 V 電源電壓-最小:1.71 V, 3.135 V 電源電流:50 mA, 225 mA 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 封裝:Tube |
| DS34T102 | 制造商:MAXIM 制造商全稱:Maxim Integrated Products 功能描述:Single/Dual/Quad/Octal TDM-over-Packet Chip |
| DS34T102GN | 功能描述:通信集成電路 - 若干 Dual TDM Over Packet Chip RoHS:否 制造商:Maxim Integrated 類型:Transport Devices 封裝 / 箱體:TECSBGA-256 數(shù)據(jù)速率:100 Mbps 電源電壓-最大:1.89 V, 3.465 V 電源電壓-最小:1.71 V, 3.135 V 電源電流:50 mA, 225 mA 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 封裝:Tube |
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