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參數(shù)資料
| 型號： | DS33X11DK |
| 廠商： | Maxim Integrated Products |
| 文件頁數(shù)： | 147/375頁 |
| 文件大?。?/td> | 0K |
| 描述： | KIT DEMO FOR DS33X11+ |
| 產品培訓模塊： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 標準包裝： | 1 |
| 主要目的： | 接口，以太網 |
| 已用 IC / 零件： | DS33X11+ |
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________________________________________________ DS33X162/X161/X82/X81/X42/X41/X11/W41/W11
Rev: 063008
230 of 375
10.5 Packet Processor (Encapsulator) Registers
Note that some devices in the product family have less than four encapsulators. The DS33X11 contains only
Encapsulator #1. The DS33W41 and DS33X42 devices contain only encapsulators #1 and #3.
Register Name:
PP.EMCR
Register Description:
Encapsulator Master Control Register
Register Address:
200h (+ 040h x (n-1), WAN Group Encapsulator n=1 to 4)
Bit 15
Bit 14
Bit 13
Bit 12
Bit 11
Bit 10
Bit 9
Bit 8
201h:
EGCM
EPRTSEL
EFCSAD
ECFCRD
EFCS16EN
-
EFCSB
EBBYS
Default
0
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
200h:
EIIS
ELHDE
ET1E
ET2E
ERE1
ERE0
TBRE
EHCBO
Default
0
Bit 15: Encapsulator GFP CRC Mode(EGCM)
0= GFP Null. Encapsulator pFCS calculation begins with the 9
th byte after the start of the frame.
1= GFP Linear. Encapsulator pFCS calculation begins with the 13
th byte after the start of the frame.
Bit 14: Encapsulator Protocol Selection (EPRTSEL)
0= GFP
1= HDLC/cHDLC/LAPS(X.86)
Bit 13: Encapsulator Frame Check Sequence Append Disable (EFCSAD) When set to 1, frames will not have a
HDLC/GFP FCS appended prior to transmission. When equal to 0, the encapsulation FCS will be appended.
Bit 12: Encapsulator Scrambler Disable (ECFCRD) When set to 1, encapsulation X43+1 scrambling is disabled.
Bit 11: Encapsulator 16-bit FCS Enable (EFCS16EN) – When set to 1, the HDLC Encapsulation uses a 16-bit
FCS. When equal to 0, a 32 bit FCS is appended. This bit only applies when EFCSAD = 0.
Bit 9: Encapsulator Ethernet FCS Bypass (EFCSB) When set to 1, the Ethernet FCS is forwarded exactly as
received. When equal to 0, the Ethernet FCS is removed prior to encapsulation.
Bit 8: Encapsulator Bit Byte Synchronous (EBBYS) When set to 1, the Encapsulator performs Byte Stuffing.
When equal to 0, the Encapsulator performs Bit Stuffing. When in GFP mode (EPRTSEL = 0), this bit should be set
to 1. Bit-stuffed HDLC is not valid for multi-member VCGs.
Bit 7: Encapsulator Interframe Idle Selection (EIIS) When set to 1, the Encapsulator Idle sequence is 0xFF.
When equal to 0, the Encapsulator Idle sequence is 0x7E. This bit only applies when EPRTSEL = 1.
Bit 6: Encapsulator Line Header Enable (ELHDE) When set to 1, the Encapsulator will insert the values in
PP.ELHHR and PP.ELHLR as a 4-byte Line Header. The header is appended after the PLI+CHEC field in GFP
mode, and after the start flag in HDLC mode.
Bit 5: Encapsulator Tag 1 Enable (ET1E) When set to 1, the Encapsulator will insert the values in PP.ET1DHR
and PP.ET1DLR as a 4-byte tag immediately before the DA field.
Bit 4: Encapsulator Tag 2 Enable (ET2E) When set to 1, the Encapsulator will insert the values in PP.ET2DHR
and PP.ET2DLR as a 4-byte tag immediately after the SA field.
Bits 2-3: Encapsulator Remove Enable (ERE[1:0])
00 = Normal operation.
01 = 18 bytes are removed from the frame prior to encapsulation, starting with the DA field.
10 = 14 bytes are removed from the frame prior to encapsulation, starting with the DA field.
11 = Reserved.
Bit 1: Transmit Bit Reorder (TBRE) Controls the endian order of HDLC transmission. This bit function is not
available in device revision A1 (GL.IDR.REVn=000).
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參數(shù)描述 |
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| DS33X41+ | 功能描述:網絡控制器與處理器 IC Ethernet Over PDH Mapping Devices RoHS:否 制造商:Micrel 產品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
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