參數(shù)資料
型號： DS21552LN
廠商： MAXIM INTEGRATED PRODUCTS INC
元件分類： Digital Transmission Interface
英文描述： DATACOM, PCM TRANSCEIVER, PQFP100
封裝： 14 X 14 MM, LQFP-100
文件頁數(shù)： 40/139頁
文件大?。?/td> 1208K
代理商： DS21552LN
DS21352/DS21552
134 of 137
24.4 TRANSMIT AC CHARACTERISTICS
AC CHARACTERISTICS –
TRANSMIT SIDE
[See Figure 24-11 to Figure 24-13]
(0
°C to 70°C; VDD = 3.3V ± 5% for DS21352L;
0
°C to 70°C; VDD = 5.0V ± 5% for DS21552L;
-40
°C to +85°C; VDD = 3.3V ± 5% for DS21352LN;
-40
°C to +85°C; VDD = 5.0V ± 5% for DS21552LN)
PARAMETER
SYMBOL
MIN
TYP
MAX
UNITS
NOTES
TCLK Period
tCP
648
ns
TCLK Pulse Width
tCH
tCL
75
ns
TCLKI Period
tLP
648
ns
TCLKI Pulse Width
tLH
tLL
75
ns
TSYSCLK Period
tSP
100
648
488
244
122
ns
1
2
3
4
TSYSCLK Pulse Width
tSH
tSL
50
ns
TSYNC or TSSYNC Set Up to TCLK
or TSYSCLK falling
tSU
20
tCH –5 or
tSH –5
ns
TSYNC or TSSYNC Pulse Width
tPW
50
ns
TSER, TSIG, TDATA, TLINK,
TPOSI, TNEGI Set Up to TCLK,
TSYSCLK, TCLKI Falling
tSU
20
ns
TSER, TSIG, TDATA, TLINK,
TPOSI, TNEGI Hold from TCLK,
TSYSCLK, TCLKI Falling
tHD
20
ns
TCLK, TCLKI or TSYSCLK Rise and
Fall Times
tR , tF
25
ns
Delay TCLKO to TPOSO, TNEGO
Valid
tDD
50
ns
Delay TCLK to TESO Valid
tD1
50
ns
Delay TCLK to TCHBLK, TCHCLK,
TSYNC, TLCLK
tD2
50
ns
Delay TSYSCLK to TCHCLK,
TCHBLK, CO
tD3
75
ns
CI Set Up to TSYSCLK Rising
tSC
20
ns
CI Pulse Width
tWC
50
ns
NOTES:
1. TSYSCLK = 1.544 MHz.
2. TSYSCLK = 2.048 MHz.
3. TSYSCLK = 4.096 MHz
4. TSYSCLK = 8.192 MHz
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PDF描述
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