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參數(shù)資料
| 型號(hào)： | DS21348TN |
| 英文描述： | 3.3V E1/T1/J1 Line Interface |
| 中文描述： | 3.3 E1/T1/J1線路接口 |
| 文件頁(yè)數(shù)： | 20/73頁(yè) |
| 文件大?。?/td> | 551K |
| 代理商： | DS21348TN |
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DS21348/Q348
20 of 73
LOOP BACK CONTROL IN HARDWARE MODE
Table 4-5
LOOPBACK
SYMBOL
Remote Loop Back
RLB
Local Loop Back
LLB
Analog Loop Back
ALB
No Loop Back
-
CONTROL BIT
CCR6.6
CCR6.7
CCR6.4
-
LOOP1
1
1
0
0
LOOP0
1
0
1
0
TRANSMIT DATA CONTROL IN HARDWARE MODE
Table 4-6
TRANSMIT DATA
Transmit Unframed All Ones
Transmit Alternating Ones and Zeros
Transmit PRBS
TPOS and TNEG
SYMBOL
TUA1
TAOZ
TPRBSE
-
CONTROL BIT
CCR3.7
CCR3.5
CCR3.4
-
TX1
1
1
0
0
TX0
1
0
1
0
RECEIVE SENSITIVITY SETTINGS
Table 4-7
EGL
(CCR4.4)
0
1
1
0
ETS
(CCR1.7)
0 (E1)
0 (E1)
1 (T1)
1 (T1)
RECEIVE SENSITIVITY
-
12 dB (short haul)
-43 dB (long haul)
-30 dB (limited long haul)
-36 dB (long haul)
MONITOR GAIN SETTINGS
Table 4-8
MM1
(CCR5.5)
0
0
1
1
MM0
(CCR5.4)
0
1
0
1
INTERNAL LINEAR GAIN
BOOST (dB)
Normal operation (no boost)
20
26
32
INTERNAL RX TERMINATION SELECT
Table 4-9
RT1
(CCR5.1)
0
0
1
1
RT0
(CCR5.0)
0
1
0
1
INTERNAL RECEIVE
TERMINATION CONFIGURATION
Internal receive-side termination disabled
Internal receive-side 120 enabled
Internal receive-side 100 enabled
Internal receive-side 75
enabled
MCLK SELECTION
Table 4-10
MCLK
JAMUX
(CCR1.3)
0
1
0
ETS
(CCR1.7)
0
1
1
2.048MHz
2.048MHz
1.544MHz
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PDF描述 |
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| DS21352LN | 3.3V DS21352 and 5V DS21552 T1 Single-Chip Transceivers |
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