- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄376803 > DM9322 PDF資料下載
參數(shù)資料
| 型號： | DM9322 |
| 文件頁數(shù)： | 3/158頁 |
| 文件大?。?/td> | 2668K |
| 代理商： | DM9322 |
第1頁第2頁當前第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁
TL/F/6600
9
June 1989
9300/DM9300 4-Bit Parallel-Access Shift Register
General Description
The 9300 4-bit registers feature parallel inputs, parallel out-
puts, JK serial inputs, shift/load control input, and a direct
overriding clear. The registers have two modes of operation:
parallel (broadside) load and shift (in direction Q
A
toward
Q
D
).
Parallel loading is accomplished by applying the four bits of
data and taking the shift/load control input low. The data is
loaded into the associated flip-flops, and appears at the out-
puts after the positive transition of the clock input. During
loading, serial data flow is inhibited.
Shifting is accomplished synchronously when the shift/load
control input is high. Serial data for this mode is entered at
the JK inputs. These inputs permit the first stage to perform
as a JK, D or T-type flip-flop as shown in the function table.
These shift registers are fully compatible with most other
TTL and DTL families. All inputs, including the clock, are
buffered to lower the drive requirements to one normalized
Series 54/74 load.
Features
Y
Fully buffered inputs
Y
Direct overriding clear
Y
Synchronous parallel load
Y
Parallel inputs and outputs from each flip-flop
Y
Positive edge-triggered clocking
Y
J and K inputs to first stage
Y
Typical shift frequencyD39 MHz
Connection Diagram
Dual-In-Line Package
TL/F/6600–1
Order Number 9300DMQB,
9300FMQB or DM9300N
See NS Package Number
J16A, N16E or W16A
Function Table
Inputs
Outputs
Clear
Shift/
Load
Clock
Serial
Parallel
Q
A
Q
B
Q
C
Q
D
Q
D
J
K
P0
P1
P2
P3
L
H
H
H
H
H
H
X
L
H
H
H
H
H
X
u
L
u
u
u
u
X
X
X
L
L
H
H
X
X
X
H
L
H
L
X
a
X
X
X
X
X
X
b
X
X
X
X
X
X
c
X
X
X
X
X
X
d
X
X
X
X
X
L
a
L
b
L
c
L
d
H
d
Q
A0
Q
A0
L
H
Q
An
Q
B0
Q
A0
Q
An
Q
An
Q
An
Q
C0
Q
Bn
Q
Bn
Q
Bn
Q
Bn
Q
D0
Q
Cn
Q
Cn
Q
Cn
Q
Bn
Q
D0
Q
Cn
Q
Cn
Q
Cn
Q
Cn
H
e
High Level (Steady State)
L
e
Low Level (Steady State)
X
e
Don’t Care
u
e
Transition from low-to-high level
a, b, c, d,
e
The level of steady state input at P0, P1, P2, or P3 respectively.
Q
A0
, Q
B0
, Q
C0
, Q
D0
e
The level of Q
A
, Q
B
, Q
C
, or Q
D
, respectively before the indicated steady state input conditions were established.
Q
An
, Q
Bn
, Q
Cn
e
The level of Q
A
, Q
B
, Q
C
, respectively, before the most recent
u
transition of the clock.
C
1995 National Semiconductor Corporation
RRD-B30M105/Printed in U. S. A.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| DM9368 | 7-Segment Decoder/Driver/Latch with Constant Current Source Outputs |
| DM9638N | 7-Segment Decoder/Driver/Latch with Constant Current Source Outputs |
| DM9368N | LED Display Driver |
| DM9370 | 7-Segment Decoder/Driver/Latch with Open-Collector Outputs(集電極開路輸出的7段譯碼器/驅(qū)動器/鎖存器) |
| DM9370N | Decoder/Driver |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| DM9322 WAF | 制造商:Texas Instruments 功能描述: |
| DM9322J | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:2-Input Digital Multiplexer |
| DM9322J/883 | 制造商:Rochester Electronics LLC 功能描述: 制造商:National Semiconductor 功能描述:9322 制造商:Texas Instruments 功能描述: |
| DM9322J883 | 制造商:National Semiconductor 功能描述:9322 |
| DM9322N | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:2-Input Digital Multiplexer |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。