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參數(shù)資料
| 型號： | DJIXFLED0QE000 |
| 廠商： | Intel Corp. |
| 英文描述： | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| 中文描述： | 先進(jìn)的8端口10/100 Mbps的物理層收發(fā)器 |
| 文件頁數(shù)： | 108/226頁 |
| 文件大?。?/td> | 1575K |
| 代理商： | DJIXFLED0QE000 |
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LXT9785 and LXT9785E Advanced 8-Port 10/100 Mbps PHY Transceivers
110
Datasheet
Document Number: 249241
Revision Number: 007
Revision Date: August 28, 2003
N3,
M2,
K2,
H3,
F2,
E3,
B4,
C5
RxData0_S
RxData1_S
RxData2_S
RxData3_S
RxData4_S
RxData5_S
RxData6_S
RxData7_S
O, TS
Receive Data - Ports 0-7
.
These serial output streams provide data received from the
network. The LXT9785/9785E drives the data out
synchronously to REFCLK.
SS-SMII Specific Signal Descriptions
K1
TxSYNC
I, ID
SS-SMII Transmit Synchronization.
The MAC must generate a TxSYNC pulse every 10 TxCLK
cycles to mark the start of TxData segments.
E1
RxSYNC
O, TS,
ID
SS-SMII Receive Synchronization.
The LXT9785/9785E generates these pulses every 10
RxCLK cycles to mark the start of RxData segments for the
MAC.
J3
TxCLK
I, ID
SS-SMII Transmit Clock.
The MAC sources this 125 MHz clock as the timing
reference for TxData and TxSYNC.
See “Clock/SYNC
Requirements” on page 125
for detailed clock requirements.
G1
RxCLK
O, TS,
ID
SS-SMII Receive Clock.
The LXT9785/9785E generates these clocks, based on
REFCLK, to provide a timing reference for RxData and
RxSYNC to the MAC.
See “Clock/SYNC Requirements” on
page 125
for detailed clock requirements
.
These outputs are
only enabled when SS-SMII mode is enabled.
M3,
M1,
J2,
H2,
F3,
C2,
A4,
C6
RxData0_SS
RxData1_SS
RxData2_SS
RxData3_SS
RxData4_SS
RxData5_SS
RxData6_SS
RxData7_SS
O, TS,
ID
Receive Data - Ports 0-7.
These serial output streams provide data received from the
network. The LXT9785/9785E drives the data out
synchronously to REFCLK.
MDIO Control Interface Signal Descriptions
N5
MDIO
I/O, TS,
SL, IP
Management Data Input/Output.
Bidirectional serial data channel for communication
between the PHY and MAC or switch ASIC. Refer to
Figure 21 on page 140
.
P5
MDINT
OD, TS,
SL,
IP
Management Data Interrupt.
When Register bit 18.1 = 1, an active Low output on this
Pin indicates status change. Refer to
Figure 21 on page 140
.
Table 39. Intel
LXT9785 BGA15 Signal Descriptions (Sheet 2 of 7)
BGA15 Ball
Designation
Symbol
Type
Signal Description
1. Type Column Coding: I = Input, O = Output, OD = Open Drain output, ST = Schmitt Triggered input, TS =
Three-State-able output, SL = Slew-rate Limited output, IP = weak Internal Pull-up, ID = weak Internal pull-
Down.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| DJIXFLED0QE001 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXFLED0SE000 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXFLED0SE001 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXFPAD0QE000 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXFPAD0QE001 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| DJIXFLED0QE001 | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXFLED0SE000 | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Advanced 8-Port 10/100 Mbps PHY Transceivers |
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| DJIXFPAD0QE000 | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXFPAD0QE001 | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Advanced 8-Port 10/100 Mbps PHY Transceivers |
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