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參數(shù)資料
| 型號： | DJIXEEED0SE000 |
| 廠商： | Intel Corp. |
| 英文描述： | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| 中文描述： | 先進的8端口10/100 Mbps的物理層收發(fā)器 |
| 文件頁數(shù)： | 140/226頁 |
| 文件大?。?/td> | 1575K |
| 代理商： | DJIXEEED0SE000 |
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LXT9785 and LXT9785E Advanced 8-Port 10/100 Mbps PHY Transceivers
142
Datasheet
Document Number: 249241
Revision Number: 007
Revision Date: August 28, 2003
4.8.2
Transmit Enable
TxEN
n
must be asserted and de-asserted synchronously with REFCLK. The MAC must assert
TxEN
n
at the same time as the first nibble of preamble. TxEN
n
must be de-asserted after the last
bit of the packet.
4.8.3
Carrier Sense & Data Valid
The LXT9785/LXT9785E asserts CRS_DV
n
when it detects activity on the line. However,
RxData
n
outputs zeros until the received data is decoded and available for transfer to the controller.
4.8.4
Receive Error
Whenever the LXT9785/LXT9785E receives an error symbol from the network, it asserts RxER
n
.
When it detects a bad Start-of-Stream Delimiter (SSD) it drives a “10” jam pattern on the RxData
pins to indicate a false carrier event.
4.8.5
Out-of-Band Signaling
The LXT9785/LXT9785E has the capability of encoding status information in the RxData stream
during IPG.
See “Monitoring Operations” on page 157
for details.
4.8.6
4B/5B Coding Operations
The 100BASE-X protocol specifies the use of a 5-bit symbol code on the network media. However,
data is normally transmitted across the RMII interface in 2-bit nibblets or “di-bits”. The LXT9785/
LXT9785E incorporates a parallel/serial converter that translates between di-bit pairs and 4-bit
nibbles, and a 4B/5B encoder/decoder circuit that translates between 4-bit nibbles and 5-bit
symbols for the 100BASE-X connection.
Figure 24
shows the data conversion flow from nibbles to
symbols.
Table 46 on page 147
shows 4B/5B symbol coding (not all symbols are valid).
Figure 24. Intel
LXT9785/LXT9785E RMII Data Flow
D2
D3
D0
D1
Parallel
to
Serial
Serial
to
Parallel
D0
D1
D2
D3
4B/5B
S0
S1
S2
S3
S4
MLT3
0
+1
-1
0
0
Transition = 1.
No Transition = 0.
All transitions must follow
pattern: 0, +1, 0, -1, 0, +1...
Scramble
De-
Scramble
Reduced MII Mode Data Flow
di-bit
pairs
4-bit
nibbles
5-bit
symbols
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| DJIXEEED0SE001 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXELAD0QE000 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXELAD0QE001 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXELAD0SE000 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXELAD0SE001 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| DJIXEEED0SE001 | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXELAD0QE000 | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Advanced 8-Port 10/100 Mbps PHY Transceivers |
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