參數(shù)資料
型號(hào)： CY3930V208-200MGC
廠商： Cypress Semiconductor Corp.
英文描述： CAP CER 1000PF 50V X7R 0805 FLEX
中文描述： CPLD器件在FPGA的密度
文件頁(yè)數(shù)： 29/86頁(yè)
文件大?。?/td> 1212K
代理商： CY3930V208-200MGC
Delta39K ISR
CPLD Family
Document #: 38-03039 Rev. *H
Page 29 of 86
Switching Waveforms
(continued)
Cluster Memory Output Register Timing (Asynchronous Inputs)
ADDRESS
t
CLMCYC2
t
CLMDV2
WRITE
ENABLE
INPUT
GLOBAL CLOCK
(OUTPUT REGISTER)
REGISTERED
OUTPUT
Cluster Memory Output Register Timing (Synchronous Inputs)
ADDRESS
t
CLMDV2
WRITE
ENABLE
GLOBAL CLOCK
(OUTPUT REGISTER)
REGISTERED
OUTPUT
(INPUT REGISTER)
GLOBAL CLOCK
t
CLMCYC2
t
CLMS
t
CLMH
INPUT
相關(guān)PDF資料
PDF描述
CY3950V208-200MGC CAP CER 10000PF 50V X7R 0805 FLX
CY39100V208-200MGC CAP CER .10UF 50V X7R 0805 FLEX
CY39165V208-200MGC CAP 100PF 50V 10% SLC SMD-0202 WAFFLE RF
CY39200V208-200MGC CPLDs at FPGA Densities
CY3930Z208-200MGC CPLDs at FPGA Densities
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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