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參數(shù)資料
| 型號： | CY39200V208-200BGC |
| 廠商： | Cypress Semiconductor Corp. |
| 英文描述： | CPLDs at FPGA Densities |
| 中文描述： | CPLD器件在FPGA的密度 |
| 文件頁數(shù)： | 23/86頁 |
| 文件大小： | 1212K |
| 代理商： | CY39200V208-200BGC |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁當(dāng)前第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁
Delta39K ISR
CPLD Family
Document #: 38-03039 Rev. *H
Page 23 of 86
Cluster Memory Timing Parameter Values
Over the Operating Range
Channel Memory Timing Parameter Values
Over the Operating Range
SSTL2 I
SSTL2 II
HSTL I
HSTL II
HSTL III
HSTL IV
–0.02
–0.22
0.94
0.79
0.77
0.44
0.4
0.2
0.9
0.8
0.5
0.6
0
0
2.0
2.0
2.0
2.0
2.0
2.0
2.0
2.0
2.0
2.0
2.0
2.0
2.0
2.0
2.0
2.0
2.0
2.0
0.9
0.9
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.6
0.6
0.3
0.3
0.3
0.3
0.5
0.5
0.1
0
I/O Standard
Output Delay Adjustments
Input Delay Adjustments
t
IOIN
t
CKIN
Fast Slew Rate
t
EA
Slow Slew Rate
(additional delay to fast slew rate)
t
IODSLOW
t
EASLOW
t
IOD
t
ER
t
ERSLOW
t
IOREGPIN
Parameter
Asynchronous Mode Parameters
t
CLMAA
t
CLMPWE
t
CLMSA
t
CLMHA
t
CLMSD
t
CLMHD
Synchronous Mode Parameters
t
CLMCYC1
t
CLMCYC2
t
CLMS
t
CLMH
t
CLMDV1
t
CLMDV2
t
CLMMACS1
t
CLMMACS2
t
MACCLMS1
t
MACCLMS2
Internal Parameters
t
CLMCLAA
233
200
181
125
83
Unit
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
10.2
11
12
17
20
ns
ns
ns
ns
ns
ns
5.5
1.8
0.9
5.5
0.4
6
6.5
2.2
1.1
6.5
0.6
10
3.2
1.8
10
0.9
12
4.0
2.0
12
1.0
2.0
1.0
6.0
0.5
9.5
5.0
2.8
0
10
5.0
3.0
0
10.5
5.5
3.8
0
15
8.0
4.0
0
20
10.0
5.0
0
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
10
7.0
11
7.5
12
8.0
17
10
20
15
7.7
4.5
3.6
6.0
8.0
5.0
4.0
6.5
8.5
5.5
4.4
7.0
12
8.0
6.6
10
15
10
8.0
12
6
6
6.5
10
12
ns
Parameter
Dual-Port Asynchronous Mode Parameters
t
CHMAA
t
CHMPWE
5.5
t
CHMSA
1.8
t
CHMHA
0.9
t
CHMSD
5.5
t
CHMHD
0.4
t
CHMBA
233
200
181
125
83
Unit
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
10
11
12
17
20
ns
ns
ns
ns
ns
ns
ns
6.0
2.0
1.0
6.0
0.5
6.5
2.2
1.1
6.5
0.6
10
3.2
1.8
10
0.9
12
4.0
2.0
12
1.0
8.5
9.0
10.0
14.0
16.0
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| CY39200Z208-125NC | CPLDs at FPGA Densities |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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