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參數(shù)資料
| 型號(hào)： | CY37064VP44-100AI |
| 英文描述： | Electrically-Erasable Complex PLD |
| 中文描述： | 電可擦除復(fù)雜可編程邏輯器件 |
| 文件頁(yè)數(shù)： | 26/66頁(yè) |
| 文件大小： | 2069K |
| 代理商： | CY37064VP44-100AI |
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Ultra37000 CPLD Family
Ultra37000: December 13, 1996
Revision: March 15, 2001
26
Switching Waveforms
(continued)
Asynchronous Reset
INPUT
t
RO
REGISTERED
OUTPUT
CLOCK
t
RR
t
RW
Asynchronous Preset
INPUT
t
PO
REGISTERED
OUTPUT
CLOCK
t
PR
t
PW
Output Enable/Disable
INPUT
t
ER
OUTPUTS
t
EA
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| CY37064VP44-100JC | 制造商:Cypress Semiconductor 功能描述:COMPLEX-EEPLD, 64-CELL, 12NS PROP DELAY, 44 Pin, Plastic, PLCC |
| CY37064VP44-100JI | 制造商:Cypress Semiconductor 功能描述:CPLD Ultra37000 Family 2K Gates 64 Macro Cells 100MHz 3.3V 44-Pin PLCC |
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