(Inputs: Logic 0 = 0 V, Logic 1 = VL; CL
參數(shù)資料
型號： CS8416-CZZ
廠商： Cirrus Logic Inc
文件頁數(shù)： 37/37頁
文件大?。?/td> 0K
描述： IC RCVR DGTL 192KHZ 28TSSOP COMM
標準包裝： 50
類型： 數(shù)字音頻接口接收器
應(yīng)用： 車載音頻
安裝類型： 表面貼裝
封裝/外殼： 28-TSSOP（0.173"，4.40mm 寬）
供應(yīng)商設(shè)備封裝： 28-TSSOP
包裝： 管件
產(chǎn)品目錄頁面： 759 (CN2011-ZH PDF)
配用： 598-1017-ND - BOARD EVAL FOR CS8416 RCVR
其它名稱： 598-1124-5
DS578F3
9
CS8416
SWITCHING CHARACTERISTICS - SERIAL AUDIO PORTS
(Inputs: Logic 0 = 0 V, Logic 1 = VL; CL = 20 pF)
Notes:
8. In Software Mode the active edges of OSCLK are programmable.
9. In Software Mode the polarity of OLRCK is programmable.
10. This delay is to prevent the previous OSCLK edge from being interpreted as the first one after OLRCK
has changed.
11. This setup time ensures that this OSCLK edge is interpreted as the first one after OLRCK has changed.
Parameter
Symbol
Min
Typ
Max
Units
OSCLK/OLRCK Active Edge to SDOUT Output Valid
tdpd
--
23
ns
Master Mode
RMCK to OSCLK active edge delay
tsmd
0-
12
ns
RMCK to OLRCK delay
tlmd
0-
12
ns
OSCLK and OLRCK Duty Cycle
-
50
-
%
Slave Mode
OSCLK Period
tsckw
36
-
ns
OSCLK Input Low Width
tsckl
14
-
ns
OSCLK Input High Width
tsckh
14
-
ns
OSCLK Active Edge to OLRCK Edge
tlrckd
10
-
ns
OSCLK Edge Setup Before OSCLK Active-Edge (Notes 8,9,11)
tlrcks
10
-
ns
Figure 1. Audio Port Master Mode Timing
Figure 2. Audio Port Slave Mode and Data Input
sckh
sckl
sckw
t
tdpd
SDOUT
(input)
lrcks
t
lrckd
t
OSCLK
OLRCK
t smd
t lmd
OS C LK
(output)
OLRC K
(output)
RM C K
(output)
相關(guān)PDF資料
PDF描述
CS8416-CSZ IC RCVR DGTL 192KHZ 28SOIC COMM
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相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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