(Logic "0" = GND = 0 V; Logic &q" />
參數(shù)資料
型號(hào)： CS5341-DZZ
廠商： Cirrus Logic Inc
文件頁(yè)數(shù)： 3/22頁(yè)
文件大?。?/td> 0K
描述： IC ADC AUD 105DB 200KHZ 16-TSSOP
標(biāo)準(zhǔn)包裝： 96
位數(shù)： 24
采樣率（每秒）： 200k
數(shù)據(jù)接口： 串行
轉(zhuǎn)換器數(shù)目： 2
電壓電源： 模擬和數(shù)字
工作溫度： -40°C ~ 85°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 16-TSSOP（0.173"，4.40mm 寬）
供應(yīng)商設(shè)備封裝： 16-TSSOP
包裝： 管件
輸入數(shù)目和類(lèi)型： 2 個(gè)單端，單極
配用： 598-1545-ND - BOARD EVAL FOR CS5341 STEREO ADC
DS564F2
11
CS5341
Confidential Draft
3/11/08
SWITCHING CHARACTERISTICS - SERIAL AUDIO PORT
(Logic "0" = GND = 0 V; Logic "1" = VL, CL = 20 pF)
11. For a description of speed modes, please refer to Table on page 15.
Parameter
Symbol
Min
Typ
Max
Unit
MCLK Specifications
MCLK Period
tclkw
39
-
45
ns
78
-
1953
ns
MCLK Pulse Duty Cycle
40
-
60
%
Master Mode
SCLK falling to LRCK
Single-Speed
tmslr
-20
-
20
ns
Double-Speed
-20
-
20
ns
Quad-Speed
-8
-
8
ns
SCLK falling to SDOUT valid.
tsdo
-
32
ns
SCLK Duty Cycle.
Single-Speed
-
50
-
%
Double-Speed
-50-
%
Quad-Speed
-33-
%
Slave Mode
Single-Speed (Note 11)
LRCK Duty Cycle
40
50
60
%
SCLK Period
tsclkw
156
-
ns
SCLK Duty Cycle
45
50
55
%
SDOUT valid before SCLK rising
tstp
10
-
ns
SDOUT valid after SCLK rising
thld
5-
-
ns
SCLK falling to LRCK edge
tslrd
-20
-
20
ns
Double-Speed (Note 11)
LRCK Duty Cycle
40
50
60
%
SCLK Period
tsclkw
156
-
ns
SCLK Duty Cycle
45
50
55
%
SDOUT valid before SCLK rising
tstp
10
-
ns
SDOUT valid after SCLK rising
thld
5-
-
ns
SCLK falling to LRCK edge.
tslrd
-20
-
20
ns
Quad-Speed (Note 11)
LRCK Duty Cycle
40
50
60
%
SCLK Period
tsclkw
78
-
ns
SCLK Duty Cycle
29.7
33
50
%
SDOUT valid before SCLK rising
tstp
10
-
ns
SDOUT valid after SCLK rising
thld
5-
-
ns
SCLK falling to LRCK edge.
tslrd
-8
-
8
ns
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PDF描述
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