參數(shù)資料
型號： CD40175BMS
廠商： Intersil Corporation
英文描述： CMOS Quad D Type Flip-Flop(CMOS 四 D觸發(fā)器)
中文描述： 的CMOS四D型觸發(fā)器（?觸發(fā)器的CMOS四）
文件頁數(shù)： 4/8頁
文件大小： 61K
代理商： CD40175BMS
7-1395
Specifications CD40175BMS
Output Current (Source)
IOH15
VDD =15V, VOUT = 13.5V
1, 2
+125
o
C
-
-2.4
mA
-55
o
C
-
-4.2
mA
Input Voltage Low
VIL
VDD = 10V, VOH > 9V, VOL < 1V
1, 2
+25
o
C, +125
o
C,
-55
o
C
-
3
V
Input Voltage High
VIH
VDD = 10V, VOH > 9V, VOL < 1V
1, 2
+25
o
C, +125
o
C,
-55
o
C
7
-
V
Propagation Delay
Clock to Q Output
TPHL1
TPLH1
VDD = 10V
1, 2, 3
+25
o
C
-
160
ns
VDD = 15V
1, 2, 3
+25
o
C
-
120
ns
Propagation Delay
Clear to Q Output
TPHL2
VDD = 10V
1, 2, 3
+25
o
C
-
200
ns
VDD = 15V
1, 2, 3
+25
o
C
-
150
ns
Transition Time
TTHL
TTLH
VDD = 10V
1, 2, 3
+25
o
C
-
100
ns
VDD = 15V
1, 2, 3
+25
o
C
-
80
ns
Minimum Data Setup
Time
TS
VDD = 5V
1, 2, 3
+25
o
C
-
120
ns
VDD = 10V
1, 2, 3
+25
o
C
-
50
ns
VDD = 15V
1, 2, 3
+25
o
C
-
40
ns
Minimum Data Hold Time
TH
VDD = 5V
1, 2, 3
+25
o
C
-
80
ns
VDD = 10V
1, 2, 3
+25
o
C
-
40
ns
VDD = 15V
1, 2, 3
+25
o
C
-
30
ns
Minimum Clear Pulse
Width
TW
VDD = 5V
1, 2, 3
+25
o
C
-
200
ns
VDD = 10V
1, 2, 3
+25
o
C
-
80
ns
VDD = 15V
1, 2, 3
+25
o
C
-
60
ns
Maximum Clock Rise or
Fall Time
TRCL
TFCL
VDD = 5V
1, 2, 3, 4
+25
o
C
15
-
μ
s
VDD = 10V
1, 2, 3, 4
+25
o
C
15
-
μ
s
VDD = 15V
1, 2, 3, 4
+25
o
C
15
-
μ
s
Minimum Clear Removal
Time (Clear to be High
before Positive Transition
of Clock)
TREM
VDD = 5V
1, 2, 3
+25
o
C
-
250
ns
VDD = 10V
1, 2, 3
+25
o
C
-
100
ns
VDD = 15V
1, 2, 3
+25
o
C
-
80
ns
Minimum Clock Pulse
Width
TW
VDD = 5V
1, 2, 3
+25
o
C
-
250
ns
VDD = 10V
1, 2, 3
+25
o
C
-
100
ns
VDD = 15V
1, 2, 3
+25
o
C
-
75
ns
Input Capacitance
CIN
Any Input
1, 2
+25
o
C
-
7.5
pF
NOTES:
1. All voltages referenced to device GND.
2. The parameters listed on Table 3 are controlled via design or process and are not directly tested. These parameters are characterized
on initial design release and upon design changes which would affect these characteristics.
3. CL = 50pF, RL = 200K, Input TR, TF < 20ns.
4. If more than one unit is cascaded, TRCL should be made less than or equal to the sumof the transition time and the fixed propagation
delay of the output of the driving stage for the estimated capacitive load.
TABLE 3. ELECTRICAL PERFORMANCE CHARACTERISTICS
(Continued)
PARAMETER
SYMBOL
CONDITIONS
NOTES
TEMPERATURE
LIMITS
UNITS
MIN
MAX
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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CD40175BMW 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Quad D-Type Flip-Flop
CD40175BMW/883 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Quad D-Type Flip-Flop
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