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參數(shù)資料
| 型號： | CAT28C65B |
| 英文描述： | 64K-Bit CMOS PARALLEL E2PROM |
| 中文描述： | 64K的位CMOS并行E2PROM的 |
| 文件頁數(shù)： | 8/11頁 |
| 文件大?。?/td> | 60K |
| 代理商： | CAT28C65B |
CAT28C65B
8
Doc. No. 25036-00 2/98 P-1
falling edge of
WE
or
CE
, whichever occurs last. Data,
conversely, is latched on the rising edge of
WE
or
CE
,
whichever occurs first. Once initiated, a byte write cycle
automatically erases the addressed byte and the new
data is written within 5 ms.
Page Write
The page write mode of the CAT28C65B (essentially an
extended BYTE WRITE mode) allows from 1 to 32 bytes
of data to be programmed within a single E
2
PROM write
cycle. This effectively reduces the byte-write time by a
factor of 32.
Following an initial WRITE operation (
WE
pulsed low, for
t
WP
, and then high) the page write mode can begin by
issuing sequential
WE
pulses, which load the address
and data bytes into a 32 byte temporary buffer. The page
address where data is to be written, specified by bits A
5
to A
12
, is latched on the last falling edge of
WE
. Each
byte within the page is defined by address bits A
0
to A
4
Figure 5. Byte Write Cycle [CE Controlled]
5099 FHD F07
Figure 6. Page Mode Write Cycle
OE
CE
WE
ADDRESS
I/O
tWP
tBLC
BYTE 0
BYTE 1
BYTE 2
BYTE n
BYTE n+1
BYTE n+2
LAST BYTE
tWC
5096 FHD F10
ADDRESS
CE
OE
WE
DATA OUT
tAS
DATA IN
DATA VALID
HIGH-Z
tAH
tWC
tOEH
tDH
tDS
tOES
tBLC
tCH
tCS
tCW
RDY/BUSY
tRB
HIGH-Z
HIGH-Z
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