- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄17155 > C8051T606DK (Silicon Laboratories Inc)KIT DEVELOPMENT FOR C8051T606 PDF資料下載
參數(shù)資料
| 型號： | C8051T606DK |
| 廠商： | Silicon Laboratories Inc |
| 文件頁數(shù)： | 29/188頁 |
| 文件大?。?/td> | 0K |
| 描述： | KIT DEVELOPMENT FOR C8051T606 |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 類型： | MCU |
| 適用于相關(guān)產(chǎn)品： | C8051T606 |
| 所含物品： | 板，適配器，線纜，CD，電源 |
| 產(chǎn)品目錄頁面： | 626 (CN2011-ZH PDF) |
| 相關(guān)產(chǎn)品： | 336-1663-6-ND - IC 8051 MCU 1.5K-EEPROM 10-QFN 336-1663-2-ND - IC 8051 MCU 1.5K-EEPROM 10-QFN 336-1664-5-ND - IC 8051 MCU 1.5K-EEPROM 10-MSOP 336-1663-1-ND - IC 8051 MCU 1.5K-EEPROM 10-QFN 336-1662-5-ND - IC 8051 MCU 1.5K-EEPROM 11-QFN |
| 其它名稱： | 336-1666 |
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C8051T600/1/2/3/4/5/6
124
Rev. 1.2
The SMBCS1–0 bits select the SMBus clock source, which is used only when operating as a master or
when the Free Timeout detection is enabled. When operating as a master, overflows from the selected
source determine the absolute minimum SCL low and high times as defined in Equation 23.1. Note that the
selected clock source may be shared by other peripherals so long as the timer is left running at all times.
For example, Timer 1 overflows may generate the SMBus and UART baud rates simultaneously. Timer
configuration is covered in Section “25. Timers” on page 145.
Equation 23.1. Minimum SCL High and Low Times
The selected clock source should be configured to establish the minimum SCL High and Low times as per
Equation 23.1. When the interface is operating as a master (and SCL is not driven or extended by any
other devices on the bus), the typical SMBus bit rate is approximated by Equation 23.2.
Equation 23.2. Typical SMBus Bit Rate
Figure 23.4 shows the typical SCL generation described by Equation 23.2. Notice that THIGH is typically
twice as large as TLOW. The actual SCL output may vary due to other devices on the bus (SCL may be
extended low by slower slave devices, or driven low by contending master devices). The bit rate when
operating as a master will never exceed the limits defined by Equation 23.1.
Figure 23.4. Typical SMBus SCL Generation
Setting the EXTHOLD bit extends the minimum setup and hold times for the SDA line. The minimum SDA
setup time defines the absolute minimum time that SDA is stable before SCL transitions from low-to-high.
The minimum SDA hold time defines the absolute minimum time that the current SDA value remains stable
Table 23.1. SMBus Clock Source Selection
SMBCS1
SMBCS0
SMBus Clock Source
0
Timer 0 Overflow
0
1
Timer 1 Overflow
1
0
Timer 2 High Byte Overflow
1
Timer 2 Low Byte Overflow
T
HighMin
T
LowMin
1
f
ClockSourceOverflow
----------------------------------------------
==
BitRate
f
ClockSourceOverflow
3
----------------------------------------------
=
SCL
Timer Source
Overflows
SCL High Timeout
TLow
THigh
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