參數(shù)資料
型號(hào)： C8051F530-TB
廠商： Silicon Laboratories Inc
文件頁數(shù)： 25/220頁
文件大?。?/td> 0K
描述： BOARD PROTOTYPE W/C8051F530
標(biāo)準(zhǔn)包裝： 1
類型： MCU
適用于相關(guān)產(chǎn)品： C8051F530
所含物品： 板
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C8051F52x/F53x
120
Rev. 1.4
13. Port Input/Output
Digital and analog resources are available through up to 16 I/O pins. Port pins are organized as two or one
byte-wide Ports. Each of the Port pins can be defined as general-purpose I/O (GPIO) or analog input/out-
put; Port pins P0.0 - P2.7 can be assigned to one of the internal digital resources as shown in Figure 13.3.
The designer has complete control over which functions are assigned, limited only by the number of phys-
ical I/O pins. This resource assignment flexibility is achieved through the use of a Priority Crossbar
Decoder. Note that the state of a Port I/O pin can always be read in the corresponding Port latch, regard-
less of the Crossbar settings.
The Crossbar assigns the selected internal digital resources to the I/O pins based on the peripheral priority
order of the Priority Decoder (Figure 13.3 and Figure 13.4). The registers XBR0 and XBR1, defined in SFR
Definition 13.1 and SFR Definition 13.2, are used to select internal digital functions.
Port I/O pins are 5.25 V tolerant over the operating range of VREGIN. Figure 13.2 shows the Port cell circuit.
The Port I/O cells are configured as either push-pull or open-drain in the Port Output Mode registers
(PnMDOUT, where n = 0,1). Complete Electrical Specifications for Port I/O are given in Table 2.10 on
Figure 13.1. Port I/O Functional Block Diagram
XBR0, XBR1,
PnSKIP Registers
Digital
Crossbar
Priority
Decoder
2
P0
I/O
Cells
P0.0
P0.7
8
P0MASK, P0MATCH
P1MASK, P1MATCH
Registers
UART
(I
nt
er
nal
Digi
tal
Sign
al
s)
Highest
Priority
Lowest
Priority
SYSCLK
T0, T1
2
7
PCA
2
CP0
Outputs
SPI
4
P1
I/O
Cells
P1.0
P1.7
8
(Po
rt
Lat
ches)
P0
(P0.0-P0.7)
(P1.0-P1.7*)
8
P1
PnMDOUT,
PnMDIN Registers
P1.0–1.7 and P0.7
available on C8051F53x/
C8051F53xA parts
LIN
2
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