參數(shù)資料
型號： C8051F042-GQ
廠商： Silicon Laboratories Inc
文件頁數(shù)： 221/328頁
文件大?。?/td> 0K
描述： IC 8051 MCU 64K FLASH 100TQFP
產(chǎn)品培訓模塊： Serial Communication Overview
標準包裝： 90
系列： C8051F04x
核心處理器： 8051
芯體尺寸： 8-位
速度： 25MHz
連通性： CAN，EBI/EMI，SMBus（2 線/I²C），SPI，UART/USART
外圍設(shè)備： 欠壓檢測/復位，POR，PWM，溫度傳感器，WDT
輸入/輸出數(shù)： 64
程序存儲器容量： 64KB（64K x 8）
程序存儲器類型： 閃存
RAM 容量： 4.25K x 8
電壓 - 電源 (Vcc/Vdd)： 2.7 V ~ 3.6 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 8x8b，13x10b; D/A 2x10b，2x12b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 100-TQFP
包裝： 托盤
產(chǎn)品目錄頁面： 623 (CN2011-ZH PDF)
配用： 336-1205-ND - DEV KIT FOR F040/F041/F042/F043
其它名稱： 336-1207
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C8051F040/1/2/3/4/5/6/7
296
Rev. 1.5
23.2.2. Capture Mode
In Capture Mode, Timer n will operate as a 16-bit counter/timer with capture facility. When the Timer Exter-
nal Enable bit (found in the TMRnCN register) is set to ‘1’, a high-to-low transition on the TnEX input pin
causes the 16-bit value in the associated timer (TMRnH, TMRnL) to be loaded into the capture registers
(RCAPnH, RCAPnL). If a capture is triggered in the counter/timer, the Timer External Flag (TMRnCN.6)
will be set to ‘1’ and an interrupt will occur if the interrupt is enabled. See Section “12.3. Interrupt Han-
dler” on page 153 for further information concerning the configuration of interrupt sources.
As the 16-bit timer register increments and overflows TMRnH:TMRnL, the TFn Timer Overflow/Underflow
Flag (TMRnCN.7) is set to ‘1’ and an interrupt will occur if the interrupt is enabled. The timer can be config-
ured to count down by setting the Decrement Enable Bit (TMRnCF.0) to ‘1’. This will cause the timer to
decrement with every timer clock/count event and underflow when the timer transitions from 0x0000 to
0xFFFF. Just as in overflows, the Overflow/Underflow Flag (TFn) will be set to ‘1’, and an interrupt will
occur if enabled.
Counter/Timer with Capture mode is selected by setting the Capture/Reload Select bit CP/RLn
(TMRnCN.0) and the Timer n Run Control bit TRn (TMRnCN.2) to logic 1. The Timer n respective External
Enable EXENn (TMRnCN.3) must also be set to logic 1 to enable captures.
If EXENn is cleared, transi-
tions on TnEX will be ignored.
Figure 23.4. Tn Capture Mode Block Diagram
TMRnL
TMRnH
TRn
TCLK
Interrupt
T
M
Rn
CN
EXFn
EXENn
TRn
C/Tn
CP/RLn
TFn
SYSCLK
12
2
TMRnCF
D
C
E
N
T
n
O
E
T
O
G
n
T
n
M
1
T
n
M
0
Toggle Logic
Tn
(Port Pin)
0
1
0
EXENn
Crossbar
TnE
X
RCAPnL
RCAPnH
0xFF
8
External Clock
(XTAL1)
Tn
Crossbar
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