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參數(shù)資料
| 型號： | C8051F020 |
| 廠商： | Cygnal Technologies |
| 英文描述： | 25 MIPS,64k Flash,4.25k Ram,12bit ADC,100 Pin MCU(25 MIPS,64k 閃速存儲器,4.25k Ram,12位 ADC,100 腳 MCU) |
| 中文描述： | 25 MIPS的，64K閃存，4.25k羊，12位ADC，100引腳微控制器（25 MIPS的，64K的閃速存儲器，4.25k羊，12位ADC和100腳微控制器） |
| 文件頁數(shù)： | 13/270頁 |
| 文件大小： | 3468K |
| 代理商： | C8051F020 |
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Page 13
PRELIMINARY
C8051F020/1/2/3
18. SYSTEM MANAGEMENT BUS / I2C BUS (SMBUS0).................................................181
Figure 18.1. SMBus0 Block Diagram ...................................................................................181
Figure 18.2. Typical SMBus Configuration ..........................................................................182
Figure 18.3. SMBus Transaction...........................................................................................183
Figure 18.4. Typical Master Transmitter Sequence...............................................................185
Figure 18.5. Typical Master Receiver Sequence...................................................................185
Figure 18.6. Typical Slave Transmitter Sequence.................................................................186
Figure 18.7. Typical Slave Receiver Sequence .....................................................................186
Figure 18.8. SMB0CN: SMBus0 Control Register ...............................................................189
Figure 18.9. SMB0CR: SMBus0 Clock Rate Register..........................................................190
Figure 18.10. SMB0DAT: SMBus0 Data Register ...............................................................191
Figure 18.11. SMB0ADR: SMBus0 Address Register..........................................................191
Figure 18.12. SMB0STA: SMBus0 Status Register..............................................................192
Table 18.1. SMB0STA Status Codes and States..................................................................193
19. SERIAL PERIPHERAL INTERFACE BUS (SPI0)........................................................195
Figure 19.1. SPI Block Diagram............................................................................................195
Figure 19.2. Typical SPI Interconnection..............................................................................196
Figure 19.3. Full Duplex Operation.......................................................................................197
Figure 19.4. Data/Clock Timing Diagram.............................................................................198
Figure 19.5. SPI0CFG: SPI0 Configuration Register............................................................199
Figure 19.6. SPI0CN: SPI0 Control Register........................................................................200
Figure 19.7. SPI0CKR: SPI0 Clock Rate Register................................................................201
Figure 19.8. SPI0DAT: SPI0 Data Register..........................................................................201
20. UART0..................................................................................................................................203
Figure 20.1. UART0 Block Diagram.....................................................................................203
Table 20.1. UART0 Modes ..................................................................................................204
Figure 20.2. UART0 Mode 0 Interconnect............................................................................204
Figure 20.3. UART0 Mode 0 Timing Diagram.....................................................................204
Figure 20.4. UART0 Mode 1 Timing Diagram.....................................................................205
Figure 20.5. UART Modes 2 and 3 Timing Diagram............................................................206
Figure 20.6. UART Modes 1, 2, and 3 Interconnect Diagram ..............................................207
Figure 20.7. UART Multi-Processor Mode Interconnect Diagram.......................................208
Table 20.2. Oscillator Frequencies for Standard Baud Rates...............................................210
Figure 20.8. SCON0: UART0 Control Register....................................................................211
Figure 20.9. SBUF0: UART0 Data Buffer Register..............................................................212
Figure 20.10. SADDR0: UART0 Slave Address Register....................................................212
Figure 20.11. SADEN0: UART0 Slave Address Enable Register........................................212
21. UART1..................................................................................................................................213
Figure 21.1. UART1 Block Diagram.....................................................................................213
Table 21.1. UART1 Modes ..................................................................................................214
Figure 21.2. UART1 Mode 0 Interconnect............................................................................214
Figure 21.3. UART1 Mode 0 Timing Diagram.....................................................................214
Figure 21.4. UART1 Mode 1 Timing Diagram.....................................................................215
Figure 21.5. UART Modes 2 and 3 Timing Diagram............................................................216
Figure 21.6. UART Modes 1, 2, and 3 Interconnect Diagram ..............................................217
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