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參數(shù)資料
| 型號： | C8051F016 |
| 廠商： | Cygnal Technologies |
| 英文描述： | 25 MIPS,32k Flash,2.25k Ram,10bit ADC,48 Pin MCU(25 MIPS,32k 閃速存儲器,2.25k Ram,10位 ADC,48 腳 MCU) |
| 中文描述： | 25 MIPS的，32K閃存，2.25k羊，10位ADC，48引腳微控制器（25 MIPS的，32K的閃速存儲器，2.25k羊，10位ADC和48腳微控制器） |
| 文件頁數(shù)： | 16/170頁 |
| 文件大小： | 1294K |
| 代理商： | C8051F016 |
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Page 16
CYGNAL Integrated Products, Inc.
2001
4.2001; Rev. 1.3
C8051F000/1/2/5/6/7
C8051F010/1/2/5/6/7
PRELIMINARY
1.4.
The standard 8051 Ports (0, 1, 2, and 3) are available on the MCUs. All four ports are pinned out on the
F000/05/10/15. Ports 0 and 1 are pinned out on the F001/06/11/16, and only Port 0 is pinned out on the
F002/07/12/17. The Ports not pinned out are still available for software use as general purpose registers. The Port
I/O behave like the standard 8051 with a few enhancements.
Each Port I/O pin can be configured as either a push-pull or open-drain output. Also, the “weak pull-ups” which are
normally fixed on an 8051 can be globally disabled, providing additional power saving capabilities for low power
applications.
Perhaps the most unique enhancement is the Digital Crossbar. This is essentially a large digital switching network
that allows mapping of internal digital system resources to Port I/O pins on P0, P1, and P2. (See Figure 1.8.) Unlike
microcontrollers with standard multiplexed digital I/O, all combinations of functions are supported.
The on-board counter/timers, serial buses, HW interrupts, ADC Start of Conversion input, comparator outputs, and
other digital signals in the controller can be configured to appear on the Port I/O pins specified in the Crossbar
Control registers. This allows the user to select the exact mix of general purpose Port I/O and digital resources
needed for his particular application.
Programmable Digital I/O and Crossbar
Figure 1.8. Digital Crossbar Diagram
XBR0, XBR1,
XBR2 Registers
PRT3CF
Register
External
Pins
P0
P1
P2
8
8
8
(
Port
Latches
P3
P3
I/O
Cells
P3.0
Digital
Crossbar
Priority
Decoder
P1
I/O
Cells
SMBus
2
SPI
4
UART
2
PCA
6
T0, T1,
T2
6
SYSCLK
CNVSTR
P3.7
P1.0
P1.7
P2
I/O
Cells
P2.0
P2.7
P0
I/O
Cells
P0.0
P0.7
8
Highest
Priority
Lowest
Priority
Highest
Priority
Lowest
Priority
8
8
(P2.0-P2.7)
(P1.0-P1.7)
(P0.0-P0.7)
8
PRT0CF, PRT1CF,
PRT2CF Registers
(P3.0-P3.7)
Comptr.
Outputs
2
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