參數(shù)資料
型號(hào)： C8051F002R
廠商： Silicon Laboratories Inc
文件頁數(shù)： 31/171頁
文件大?。?/td> 0K
描述： IC 8051 MCU 32K FLASH 32LQFP
標(biāo)準(zhǔn)包裝： 1
系列： C8051F00x
核心處理器： 8051
芯體尺寸： 8-位
速度： 20MHz
連通性： SMBus（2 線/I²C），SPI，UART/USART
外圍設(shè)備： 欠壓檢測(cè)/復(fù)位，POR，PWM，溫度傳感器，WDT
輸入/輸出數(shù)： 8
程序存儲(chǔ)器容量： 32KB（32K x 8）
程序存儲(chǔ)器類型： 閃存
RAM 容量： 256 x 8
電壓 - 電源 (Vcc/Vdd)： 2.7 V ~ 3.6 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 4x12b; D/A 2x12b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 32-LQFP
包裝： 剪切帶 (CT)
其它名稱： 336-1002-1
C8051F000/1/2/5/6/7
C8051F010/1/2/5/6/7
in an “off-line” state.
In a multiple-master environment, the system controller should check the state of the
SLVSEL flag (SPI0CN.2) to ensure the bus is free before setting the MSTEN bit and initiating a data transfer.
17.3.
Serial Clock Timing
As shown in Figure 17.4, four combinations of serial clock phase and polarity can be selected using the clock
control bits in the SPI Configuration Register (SPI0CFG). The CKPHA bit (SPI0CFG.7) selects one of two clock
phases (edge used to latch the data). The CKPOL bit (SPI0CFG.6) selects between an active-high or active-low
clock. Both master and slave devices must be configured to use the same clock phase and polarity. Note: the SPI
should be disabled (by clearing the SPIEN bit, SPI0CN.0) while changing the clock phase and polarity.
The SPI Clock Rate Register (SPI0CKR) as shown in Figure 17.7 controls the master mode serial clock frequency.
This register is ignored when operating in slave mode.
Figure 17.4. Data/Clock Timing Diagram
SCK
(CKPOL = 0, CKPHA = 0)
SCK
(CKPOL = 1, CKPHA = 0)
SCK
(CKPOL = 1, CKPHA = 1)
SCK
(CKPOL = 0, CKPHA = 1)
MSB
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
LSB
MISO/MOSI
NSS
Rev. 1.7
126
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PDF描述
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