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參數(shù)資料
| 型號(hào)： | AX250-2PQG208I |
| 廠商： | Microsemi SoC |
| 文件頁(yè)數(shù)： | 8/262頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA AXCELERATOR 250K 208QFP |
| 標(biāo)準(zhǔn)包裝： | 24 |
| 系列： | Axcelerator |
| 邏輯元件/單元數(shù)： | 2816 |
| RAM 位總計(jì)： | 55296 |
| 輸入/輸出數(shù)： | 115 |
| 門數(shù)： | 250000 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 208-BFQFP |
| 供應(yīng)商設(shè)備封裝： | 208-PQFP（28x28） |
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Axcelerator Family FPGAs
Re vi s i on 18
2 - 91
Table 2-90 Two RAM Blocks Cascaded
Worst-Case Commercial Conditions VCCA = 1.425 V, VCCI = 3.0 V, TJ = 70°C
–2 Speed
–1 Speed
Std Speed
Parameter
Description
Min.
Max.
Min.
Max.
Min.
Max.
Units
Write Mode
tWDASU
Write Data Setup vs. WCLK
1.39
1.59
1.87
ns
tWDAHD
Write Data Hold vs. WCLK
0.00
ns
tWADSU
Write Address Setup vs. WCLK
1.39
1.59
1.87
ns
tWADHD
Write Address Hold vs. WCLK
0.00
ns
tWENSU
Write Enable Setup vs. WCLK
1.39
1.59
1.87
ns
tWENHD
Write Enable Hold vs. WCLK
0.00
ns
tWCKH
WCLK Minimum High Pulse Width
0.75
ns
tWCLK
WCLK Minimum Low Pulse Width
1.76
ns
tWCKP
WCLK Minimum Period
2.51
ns
Read Mode
tRADSU
Read Address Setup vs. RCLK
1.71
1.94
2.28
ns
tRADHD
Read Address Hold vs. RCLK
0.00
ns
tRENSU
Read Enable Setup vs. RCLK
1.71
1.94
2.28
ns
tRENHD
Read Enable Hold vs. RCLK
0.00
ns
tRCK2RD1
RCLK-To-OUT (Pipelined)
1.43
1.63
1.92
ns
tRCK2RD2
RCLK-To-OUT (Non-Pipelined)
2.26
2.58
3.03
ns
tRCLKH
RCLK Minimum High Pulse Width
0.73
ns
tRCLKL
RCLK Minimum Low Pulse Width
1.89
ns
tRCKP
RCLK Minimum Period
2.62
ns
Note:
Timing data for these two cascaded RAM blocks uses a depth of 8,192. For all other combinations, use
Microsemi’s timing software.
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