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參數(shù)資料
| 型號： | AX125-1FG324I |
| 廠商： | Microsemi SoC |
| 文件頁數(shù)： | 12/262頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA AXCELERATOR 125K 324FBGA |
| 標(biāo)準(zhǔn)包裝： | 84 |
| 系列： | Axcelerator |
| 邏輯元件/單元數(shù)： | 1344 |
| RAM 位總計(jì)： | 18432 |
| 輸入/輸出數(shù)： | 168 |
| 門數(shù)： | 125000 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 324-BGA |
| 供應(yīng)商設(shè)備封裝： | 324-FBGA（19x19） |
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Axcelerator Family FPGAs
Re vi s i on 18
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FIFO
Every memory block has its own embedded FIFO controller. Each FIFO block has one read port and one
write port. This embedded FIFO controller uses no internal FPGA logic and features:
Glitch-free FIFO Flags
Gray-code address counters/pointers to prevent metastability problems
Overflow and underflow control
Both ports are configurable in various sizes from 4k x 1 to 128 x 36, similar to the RAM block size. Each
port is fully synchronous.
Read and write operations can be completely independent. Data on the appropriate WD pins are written
to the FIFO on every active WCLK edge as long as WEN is high. Data is read from the FIFO and output
on the appropriate RD pins on every active RCLK edge as long as REN is asserted.
The FIFO block offers programmable almost-empty (AEMPTY) and almost-full (AFULL) flags as well as
EMPTY and FULL flags (Figure 2-61):
The FULL flag is synchronous to WCLK. It allows the FIFO to inhibit writing when full.
The EMPTY flag is synchronous to RCLK. It allows the FIFO to inhibit reading at the empty
condition.
Gray code counters are used to prevent metastability problems associated with flag logic. The depth of
the FIFO is dependent on the data width and the number of memory blocks used to create the FIFO. The
write operations to the FIFO are synchronous with respect to the WCLK, and the read operations are
synchronous with respect to the RCLK.
The FIFO block may be reset to the empty state.
Figure 2-61 Axcelerator RAM with Embedded FIFO Controller
CNT 16
E
CNT 16
E
=
AFVAL
AEVAL
>
>=
SUB
16
RCLK
WD
WCLK
CLR
FWEN
FREN
DEPTH[3:0]
RD [n-1:0]
WD [n-1:0]
RCLK
WCLK
RA [J:0]
WA [J:0]
REN
WEN
FULL
AEMPTY
AFULL
EMPTY
RD
PIPE
R
W[2:0]
WW[2:0]
WIDTH[2:0]
RAM
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