參數(shù)資料
型號： AT91SAM9260B-CU-999
廠商： Atmel
文件頁數(shù)： 22/784頁
文件大?。?/td> 0K
描述： IC MCU ARM9 217LFBGA
產(chǎn)品培訓模塊： MCU Product Line Introduction
標準包裝： 3,000
系列： AT91SAM
核心處理器： ARM9
芯體尺寸： 16/32-位
速度： 180MHz
連通性： EBI/EMI，以太網(wǎng)，I²C，MMC，SPI，SSC，UART/USART，USB
外圍設(shè)備： POR，WDT
輸入/輸出數(shù)： 96
程序存儲器容量： 32KB（32K x 8）
程序存儲器類型： ROM
RAM 容量： 24K x 8
電壓 - 電源 (Vcc/Vdd)： 1.65 V ~ 1.95 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 4x10b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 217-LFBGA
包裝： 帶卷 (TR)
配用： AT91SAM9260-EK-ND - KIT EVAL FOR AT91SAM9260
AT91SAM-ICE-ND - EMULATOR FOR AT91 ARM7/ARM9
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118
SAM9260 [DATASHEET]
6221K–ATARM–15-Oct-12
A predicted end of burst is used as for defined length burst transfer, which is selected between the following:
1.
Infinite: no predicted end of burst is generated and therefore INCR burst transfer is never broken.
2.
Four beat bursts: predicted end of burst is generated at the end of each four beat boundary inside INCR
transfer.
3.
Eight beat bursts: predicted end of burst is generated at the end of each eight beat boundary inside INCR
transfer.
4.
Sixteen beat bursts: predicted end of burst is generated at the end of each sixteen beat boundary inside
INCR transfer.
This selection can be done through the field ULBT of the Master Configuration Registers (MATRIX_MCFG).
18.5.1.2
Slot Cycle Limit Arbitration
The Bus Matrix contains specific logic to break too long accesses such as very long bursts on a very slow slave
(e.g., an external low speed memory). At the beginning of the burst access, a counter is loaded with the value pre-
viously written in the SLOT_CYCLE field of the related Slave Configuration Register (MATRIX_SCFG) and
decreased at each clock cycle. When the counter reaches zero, the arbiter has the ability to re-arbitrate at the end
of the current byte, half word or word transfer.
18.5.2
Round-Robin Arbitration
This algorithm allows the Bus Matrix arbiters to dispatch the requests from different masters to the same slave in a
round-robin manner. If two or more master’s requests arise at the same time, the master with the lowest number is
first serviced then the others are serviced in a round-robin manner.
There are three round-robin algorithms implemented:
Round-Robin arbitration without default master
Round-Robin arbitration with last access master
Round-Robin arbitration with fixed default master
18.5.2.1
Round-Robin Arbitration without Default Master
This is the main algorithm used by Bus Matrix arbiters. It allows the Bus Matrix to dispatch requests from different
masters to the same slave in a pure round-robin manner. At the end of the current access, if no other request is
pending, the slave is disconnected from all masters. This configuration incurs one latency cycle for the first access
of a burst. Arbitration without default master can be used for masters that perform significant bursts.
18.5.2.2
Round-Robin Arbitration with Last Access Master
This is a biased round-robin algorithm used by Bus Matrix arbiters. It allows the Bus Matrix to remove the one
latency cycle for the last master that accessed the slave. At the end of the current transfer, if no other master
request is pending, the slave remains connected to the last master that performs the access. Other non privileged
masters still get one latency cycle if they want to access the same slave. This technique can be used for masters
that mainly perform single accesses.
18.5.2.3
Round-Robin Arbitration with Fixed Default Master
This is another biased round-robin algorithm, it allows the Bus Matrix arbiters to remove the one latency cycle for
the fixed default master per slave. At the end of the current access, the slave remains connected to its fixed default
master. Requests attempted by this fixed default master do not cause any latency whereas other non privileged
masters get one latency cycle. This technique can be used for masters that mainly perform single accesses.
18.5.3
Fixed Priority Arbitration
This algorithm allows the Bus Matrix arbiters to dispatch the requests from different masters to the same slave by
using the fixed priority defined by the user. If two or more master’s requests are active at the same time, the master
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PDF描述
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AT91SAM9260B-QUSL383 制造商:Atmel Corporation 功能描述:
AT91SAM9260-CJ 功能描述:ARM微控制器 - MCU BGA IND TEMP RoHS:否 制造商:STMicroelectronics 核心:ARM Cortex M4F 處理器系列:STM32F373xx 數(shù)據(jù)總線寬度:32 bit 最大時鐘頻率:72 MHz 程序存儲器大小:256 KB 數(shù)據(jù) RAM 大小:32 KB 片上 ADC:Yes 工作電源電壓:1.65 V to 3.6 V, 2 V to 3.6 V, 2.2 V to 3.6 V 工作溫度范圍:- 40 C to + 85 C 封裝 / 箱體:LQFP-48 安裝風格:SMD/SMT
AT91SAM9260-CU 功能描述:ARM微控制器 - MCU BGA GREEN IND TEMP RoHS:否 制造商:STMicroelectronics 核心:ARM Cortex M4F 處理器系列:STM32F373xx 數(shù)據(jù)總線寬度:32 bit 最大時鐘頻率:72 MHz 程序存儲器大小:256 KB 數(shù)據(jù) RAM 大小:32 KB 片上 ADC:Yes 工作電源電壓:1.65 V to 3.6 V, 2 V to 3.6 V, 2.2 V to 3.6 V 工作溫度范圍:- 40 C to + 85 C 封裝 / 箱體:LQFP-48 安裝風格:SMD/SMT
AT91SAM9260-EK 功能描述:開發(fā)板和工具包 - ARM Eval and code dev f/AT91SAM9260 device RoHS:否 制造商:Arduino 產(chǎn)品:Development Boards 工具用于評估:ATSAM3X8EA-AU 核心:ARM Cortex M3 接口類型:DAC, ICSP, JTAG, UART, USB 工作電源電壓:3.3 V
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