參數(shù)資料
型號: AT89LP6440-20AU
廠商: Atmel
文件頁數(shù): 39/200頁
文件大?。?/td> 0K
描述: MCU 8051 64K FLASH ISP 44TQFP
產(chǎn)品培訓模塊: MCU Product Line Introduction
標準包裝: 160
系列: 89LP
核心處理器: 8051
芯體尺寸: 8-位
速度: 20MHz
連通性: I²C,SPI,UART/USART
外圍設(shè)備: 欠壓檢測/復(fù)位,POR,PWM,WDT
輸入/輸出數(shù): 38
程序存儲器容量: 64KB(64K x 8)
程序存儲器類型: 閃存
EEPROM 大小: 8K x 8
RAM 容量: 4.25K x 8
電壓 - 電源 (Vcc/Vdd): 2.4 V ~ 3.6 V
數(shù)據(jù)轉(zhuǎn)換器: A/D 8x10b
振蕩器型: 內(nèi)部
工作溫度: -40°C ~ 85°C
封裝/外殼: 44-TQFP
包裝: 托盤
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3706C–MICRO–2/11
AT89LP3240/6440
20. Digital-to-Analog/Analog-to-Digital Converter
The AT89LP3240/6440 includes a 10-bit Data Converter (DADC) with the following features:
Digital-to-Analog (DAC) or Analog-to-Digital (ADC) Mode
10-bit Resolution
6.5 s Conversion Time
8 Multiplexed Single-ended Channels or 4 Differential Channels
Selectable 1.0V±10% Internal Reference Voltage
Optional Left-Adjust of Conversion Results
Single Conversion or Timer-triggered Mode
Interrupt on Conversion Complete
The AT89LP3240/6440 features a 10-bit successive approximation data converter that functions
in either Analog-to-Digital (ADC) or Digital-to-Analog (DAC) mode. A block diagram of the con-
verter is shown in Figure 20-1. An 8-channel Analog Multiplexer connects eight single-ended or
four differential voltage inputs from the pins of Port 0 to a sample-and-hold circuit that in turn
provides an input to the successive approximation block. The Sample-and-Hold circuit ensures
that the input voltage to the ADC is held at a constant level during conversion. The SAR block
digitizes the analog voltage into a 10-bit value accessible through a data register. The SAR
block also operates in reverse to generate an analog voltage on Port 2 from a 10-bit digital
value.
ADC results are available in the DADL and DADH register pair. The ADC result scale is deter-
mined by the reference voltage (VREF) generated either internally from a 1.0V reference or
externally from VDD/2. The ADC results are always represented in signed 2’s complement form,
with single-ended voltage channels referring to the level above or below VDD/2. The 10-bit
results may be right or left adjusted within the 16-bit register. The sign is extended through the 6
MSBs of right-adjusted results and the 6 LSBs of left-adjusted results are zeroed. If only 8-bit
precision is required, the user should select left-adjusted by setting LADJ in DADC and read only
the DADH register. Example results are listed in Table 20-1.
The conversion formulas are as follows:
Conversion results can be converted into unsigned binary by adding 02h to DADH in right-
adjusted mode or 80h to DADH in left-adjusted mode. When using the external reference
(VDD/2) in single-ended mode this is equivalent to:
To convert the unsigned binary value back to 2’s complement, subtract 02h from DADH in right-
adjusted mode or 80h from DADH in left-adjusted mode. Note that the DADH/DADL registers
cannot be directly manipulated as they are read-only in ADC mode and write-only in DAC mode.
(Singled-Ended)
ADC
511
V
IN
V
DD
2
V
REF
------------------------------------
×
=
(Differential)
ADC
511
V
IN+
V
IN-
V
REF
----------------------------
×
=
(Unsigned Singled-Ended)
ADC
1023
V
IN
V
DD
-----------
×
=
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