參數(shù)資料
型號： AT89C51ED2-SMSUM
廠商： Atmel
文件頁數(shù)： 104/137頁
文件大?。?/td> 0K
描述： IC 8051 MCU FLASH 64K 68PLCC
產品培訓模塊： MCU Product Line Introduction
標準包裝： 304
系列： 89C
核心處理器： 8051
芯體尺寸： 8-位
速度： 60MHz
連通性： SPI，UART/USART
外圍設備： POR，PWM，WDT
輸入/輸出數(shù)： 50
程序存儲器容量： 64KB（64K x 8）
程序存儲器類型： 閃存
EEPROM 大?。?/td> 2K x 8
RAM 容量： 2K x 8
電壓 - 電源 (Vcc/Vdd)： 2.7 V ~ 5.5 V
振蕩器型： 外部
工作溫度： -40°C ~ 85°C
封裝/外殼： 68-PLCC
包裝： 管件
配用： AT89OCD-01-ND - USB EMULATOR FOR AT8XC51 MCU
69
4235K–8051–05/08
AT89C51RD2/ED2
Serial Peripheral data transfer flag, SPIF: This bit is set by hardware when a transfer has been
completed. SPIF bit generates transmitter CPU interrupt requests.
Mode Fault flag, MODF: This bit becomes set to indicate that the level on the SS is inconsistent
with the mode of the SPI. MODF with SSDIS reset, generates receiver/error CPU interrupt
requests. When SSDIS is set, no MODF interrupt request is generated.
Figure 16-7 gives a logical view of the above statements.
Figure 16-7. SPI Interrupt Requests Generation
16.3.5
Registers
There are three registers in the Module that provide control, status and data storage functions. These registers are
describes in the following paragraphs.
16.3.5.1
Serial Peripheral Control Register (SPCON)
The Serial Peripheral Control Register does the following:
Selects one of the Master clock rates
Configure the SPI Module as Master or Slave
Selects serial clock polarity and phase
Enables the SPI Module
Frees the SS pin for a general-purpose
Table 16-3 describes this register and explains the use of each bit
Table 16-3.
SPCON Register
SPCON - Serial Peripheral Control Register (0C3H)
SSDIS
MODF
CPU Interrupt Request
SPI Receiver/error
CPU Interrupt Request
SPI Transmitter
SPI
CPU Interrupt Request
SPIF
7
6
5
4
3
2
1
0
SPR2
SPEN
SSDIS
MSTR
CPOL
CPHA
SPR1
SPR0
Bit Number
Bit Mnemonic
Description
7
SPR2
Serial Peripheral Rate 2
Bit with SPR1 and SPR0 define the clock rate.
6
SPEN
Serial Peripheral Enable
Cleared to disable the SPI interface.
Set to enable the SPI interface.
5
SSDIS
SS Disable
Cleared to enable SS in both Master and Slave modes.
Set to disable SS in both Master and Slave modes. In Slave mode, this bit
has no effect if CPHA =’0’. When SSDIS is set, no MODF interrupt request
is generated
.
相關PDF資料
PDF描述
AT89C51ED2-RDTUM IC 8051 MCU FLASH 64K 64VQFP
PX0852 COVER FOR USB FLASHDRIVE SEALED
VJ2225A271JBLAT4X CAP CER 270PF 630V 5% NP0 2225
AT32UC3C1128C-AUT IC MCU AVR32 128K FLASH 100TQFP
DF36012FPV IC H8 MCU FLASH 16K 64LQFP
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參數(shù)描述
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