參數(shù)資料
型號(hào)： AT89C51CC03U-7CTIM
廠商： Atmel
文件頁數(shù)： 116/198頁
文件大?。?/td> 0K
描述： IC 8051 MCU FLASH 64K 64BGA
標(biāo)準(zhǔn)包裝： 360
系列： AT89C CAN
核心處理器： 8051
芯體尺寸： 8-位
速度： 40MHz
連通性： CAN，SPI，UART/USART
外圍設(shè)備： POR，PWM，WDT
輸入/輸出數(shù)： 36
程序存儲(chǔ)器容量： 64KB（64K x 8）
程序存儲(chǔ)器類型： 閃存
EEPROM 大小： 2K x 8
RAM 容量： 2.25K x 8
電壓 - 電源 (Vcc/Vdd)： 3 V ~ 5.5 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 8x10b
振蕩器型： 外部
工作溫度： -40°C ~ 85°C
封裝/外殼： 64-BGA
包裝： 托盤
其它名稱： AT89C51CC03U7CTIM
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24
AT89C51CC03
4182O–CAN–09/08
External Space
Memory Interface
The external memory interface comprises the external bus (port 0 and port 2) as well as
the bus control signals (RD#, WR#, and ALE).
Figure 10 shows the structure of the external address bus. P0 carries address A7:0
while P2 carries address A15:8. Data D7:0 is multiplexed with A7:0 on P0. Table 5
describes the external memory interface signals.
Figure 10. External Data Memory Interface Structure
Table 5. External Data Memory Interface Signals
External Bus Cycles
This section describes the bus cycles the AT89C51CC03 executes to read (see
Figure 11), and write data (see Figure 12) in the external data memory.
External memory cycle takes 6 CPU clock periods. This is equivalent to 12 oscillator
clock period in standard mode or 6 oscillator clock periods in X2 mode. For further infor-
mation on X2 mode.
Slow peripherals can be accessed by stretching the read and write cycles. This is done
using the M0 bit in AUXR register. Setting this bit changes the width of the RD# and
WR# signals from 3 to 15 CPU clock periods.
For simplicity, the accompanying figures depict the bus cycle waveforms in idealized
form and do not provide precise timing information. For bus cycle timing parameters
refer to the Section “AC Characteristics” of the AT89C51CC03 datasheet.
Signal
Name
Type
Description
Alternative
Function
A15:8
O
Address Lines
Upper address lines for the external bus.
P2.7:0
AD7:0
I/O
Address/Data Lines
Multiplexed lower address lines and data for the external
memory.
P0.7:0
ALE
O
Address Latch Enable
ALE signals indicates that valid address information are available
on lines AD7:0.
-
RD#
O
Read
Read signal output to external data memory.
P3.7
WR#
O
Write
Write signal output to external memory.
P3.6
RAM
PERIPHERAL
AT89C51CC03
P2
P0
AD7:0
A15:8
A7:0
A15:8
D7:0
A7:0
ALE
WR
OE
RD#
WR#
Latch
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PDF描述
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