參數(shù)資料
型號: AT89C5132-ROTIL
廠商: Atmel
文件頁數(shù): 26/182頁
文件大?。?/td> 0K
描述: IC 8051 MCU FLASH 64K USB 80TQFP
標準包裝: 450
系列: AT89C513x
核心處理器: C52X2
芯體尺寸: 8-位
速度: 20MHz
連通性: IDE/ATAPI,I²C,MMC,PCM,SPI,UART/USART,USB
外圍設備: I²S,POR,WDT
輸入/輸出數(shù): 44
程序存儲器容量: 64KB(64K x 8)
程序存儲器類型: 閃存
EEPROM 大?。?/td> 4K x 8
RAM 容量: 2.25K x 8
電壓 - 電源 (Vcc/Vdd): 2.7 V ~ 3.3 V
數(shù)據(jù)轉換器: A/D 2x10b
振蕩器型: 內(nèi)部
工作溫度: -40°C ~ 85°C
封裝/外殼: 80-LQFP
包裝: 托盤
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121
4173E–USB–09/07
AT89C5132
19.1
Description
The SPI controller interfaces with the C51 core through three special function registers: SPCON,
the SPI control register (see Table 98); SPSTA, the SPI status register (see Table 99); and
SPDAT, the SPI data register (see Table 100).
19.1.1
Master Mode
The SPI operates in master mode when the MSTR bit in SPCON is set.
Figure 19-3 shows the SPI block diagram in master mode. Only a master SPI module can initiate
transmissions. Software begins the transmission by writing to SPDAT. Writing to SPDAT writes
to the shift register while reading SPDAT reads an intermediate register updated at the end of
each transfer.
The byte begins shifting out on the MOSI pin under the control of the bit rate generator. This
generator also controls the shift register of the slave peripheral through the SCK output pin. As
the byte shifts out, another byte shifts in from the slave peripheral on the MISO pin. The byte is
transmitted most significant bit (MSB) first. The end of transfer is signalled by SPIF being set.
In case of the AT89C5132 is the only master on the bus, it can be useful not to use SS pin and
get it back to I/O functionality. This is achieved by setting SSDIS bit in SPCON.
Figure 19-3. SPI Master Mode Block Diagram
Note:
MSTR bit in SPCON is set to select master mode.
19.1.2
Slave Mode
The SPI operates in slave mode when the MSTR bit in SPCON is cleared and data has been
loaded in SPDAT.
Figure 19-4 shows the SPI block diagram in slave mode. In slave mode, before data transmis-
sion occurs, the SS pin of the slave SPI must be asserted to low level. SS must remain low until
the transmission of the byte is complete. In the slave SPI module, data enters the shift register
through the MOSI pin under the control of the serial clock provided by the master SPI module on
the SCK input pin. When the master starts a transmission, the data in the shift register begins
shifting out on the MISO pin. The end of transfer is signaled by SPIF being set.
Bit Rate Generator
SPR2:0
SPCON
MOSI/P4.1
MISO/P4.0
SCK/P4.2
CPOL
SPCON.3
SPEN
SPCON.6
CPHA
SPCON.2
PER
CLOCK
8-bit Shift Register
SPDAT WR
I
Q
In
te
rn
a
l
B
u
s
SPDAT RD
Control and Clock Logic
MODF
SPSTA.4
SS/P4.3
SSDIS
SPCON.5
WCOL
SPSTA.6
SPIF
SPSTA.7
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PDF描述
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