ProASICPLUS Flash Family FPGAs v5.9 2-69 Synchronous FIFO Read, Access Timed Out" />
參數(shù)資料
型號： APA750-FGG676
廠商： Microsemi SoC
文件頁數(shù)： 156/178頁
文件大?。?/td> 0K
描述： IC FPGA PROASIC+ 750K 676-FBGA
標準包裝： 40
系列： ProASICPLUS
RAM 位總計： 147456
輸入/輸出數(shù)： 454
門數(shù)： 750000
電源電壓： 2.3 V ~ 2.7 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 70°C
封裝/外殼： 676-BGA
供應(yīng)商設(shè)備封裝： 676-FBGA（27x27）
ProASICPLUS Flash Family FPGAs
v5.9
2-69
Synchronous FIFO Read, Access Timed Output Strobe (Synchronous Transparent)
Note: The plot shows the normal operation status.
Figure 2-42 Synchronous FIFO Read, Access Timed Output Strobe (Synchronous Transparent)
Table 2-65 TJ = 0°C to 110°C; VDD = 2.3 V to 2.7 V for Commercial/Industrial
TJ = –55°C to 150°C, VDD = 2.3 V to 2.7 V for Military/MIL-STD-883
Symbol txxx
Description
Min.
Max.
Units
Notes
CCYC
Cycle time
7.5
ns
CMH
Clock high phase
3.0
ns
CML
Clock low phase
3.0
ns
ECBA
New EMPTY access from RCLKS
↓
3.0*
ns
FCBA
FULL
↓ access from RCLKS ↓
3.0*
ns
ECBH,
FCBH,
THCBH
Old EMPTY, FULL, EQTH, & GETH valid hold
time from RCLKS
↓
1.0
ns
Empty/full/thresh are invalid from the end
of hold until the new access is complete
OCA
New DO access from RCLKS
↑
7.5
ns
OCH
Old DO valid from RCLKS
↑
3.0
ns
RDCH
RDB hold from RCLKS
↑
0.5
ns
RDCS
RDB setup to RCLKS
↑
1.0
ns
RPCA
New RPE access from RCLKS
↑
9.5
ns
RPCH
Old RPE valid from RCLKS
↑
3.0
ns
HCBA
EQTH or GETH access from RCLKS
↓
4.5
ns
Note: *At fast cycles, ECBA and FCBA = MAX (7.5 ns – CMH), 3.0 ns.
RCLK
RPE
RDATA
EMPTY
EQTH, GETH
FULL
RDB
tRDCH
tOCH
tRPCH
tRDCS
OldDataOut
New Valid Data Out (Empty Inhibits Read)
Cycle Start
tECBH, tFCBH
tECBA, tFCBA
tOCA
tRPCA
tCMH
tCML
tCCYC
tTHCBH
tHCBA
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