- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄4464 > APA150-FGG256I (Microsemi SoC)IC FPGA PROASIC+ 150K 256-FBGA PDF資料下載
參數(shù)資料
| 型號： | APA150-FGG256I |
| 廠商： | Microsemi SoC |
| 文件頁數(shù)： | 136/178頁 |
| 文件大小： | 0K |
| 描述： | IC FPGA PROASIC+ 150K 256-FBGA |
| 標準包裝： | 90 |
| 系列： | ProASICPLUS |
| RAM 位總計： | 36864 |
| 輸入/輸出數(shù)： | 186 |
| 門數(shù)： | 150000 |
| 電源電壓： | 2.3 V ~ 2.7 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 256-LBGA |
| 供應(yīng)商設(shè)備封裝： | 256-FPBGA（17x17） |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁當前第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁
ProASICPLUS Flash Family FPGAs
2- 50
v5.9
Predicted Global Routing Delay
Global Routing Skew
Table 2-43 Worst-Case Commercial Conditions1
VDDP = 3.0 V, VDD = 2.3 V, TJ = 70°C
Parameter
Description
Max.
Units
Std.
tRCKH
Input Low to High2
1.1
ns
tRCKL
Input High to Low2
1.0
ns
tRCKH
Input Low to High3
0.8
ns
tRCKL
Input High to Low3
0.8
ns
Notes:
1. The timing delay difference between tile locations is less than 15 ps.
2. Highly loaded row 50%.
3. Minimally loaded row.
Table 2-44 Worst-Case Military Conditions
VDDP = 3.0V, VDD = 2.3V, TJ = 125°C for Military/MIL-STD-883
Parameter
Description
Max.
Units
tRCKH
Input Low to High (high loaded row of 50%)
1.1
ns
tRCKL
Input High to Low (high loaded row of 50%)
1.0
ns
tRCKH
Input Low to High (minimally loaded row)
0.8
ns
tRCKL
Input High to Low (minimally loaded row)
0.8
ns
Note: * The timing delay difference between tile locations is less than 15 ps.
Table 2-45 Worst-Case Commercial Conditions
VDDP = 3.0 V, VDD = 2.3 V, TJ = 70°C
Parameter
Description
Max.
Units
Std.
tRCKSWH
Maximum Skew Low to High
270
ps
tRCKSHH
Maximum Skew High to Low
270
ps
Table 2-46 Worst-Case Commercial Conditions
VDDP = 3.0V, VDD = 2.3V, TJ = 125°C for Military/MIL-STD-883
Parameter
Description
Max.
Units
tRCKSWH
Maximum Skew Low to High
270
ps
tRCKSHH
Maximum Skew High to Low
270
ps
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| AFS600-1FGG256 | IC FPGA 4MB FLASH 600K 256FBGA |
| M1AFS600-1FG256 | IC FPGA 4MB FLASH 600K 256-FBGA |
| AFS600-1FG256 | IC FPGA 4MB FLASH 600K 256FBGA |
| M1AFS600-1FGG256 | IC FPGA 4MB FLASH 600K 256-FBGA |
| ASM30DTMT-S189 | CONN EDGECARD 60POS R/A .156 SLD |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| APA150-FGGB | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC Flash Family FPGAs |
| APA150-FGGES | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC Flash Family FPGAs |
| APA150-FGGI | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC Flash Family FPGAs |
| APA150-FGGM | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC Flash Family FPGAs |
| APA150-FGGPP | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC Flash Family FPGAs |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。