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參數(shù)資料
| 型號： | APA1000-PQG208 |
| 廠商： | Microsemi SoC |
| 文件頁數(shù)： | 94/178頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA PROASIC+ 1M 208-PQFP |
| 標準包裝： | 24 |
| 系列： | ProASICPLUS |
| RAM 位總計： | 202752 |
| 輸入/輸出數(shù)： | 158 |
| 門數(shù)： | 1000000 |
| 電源電壓： | 2.3 V ~ 2.7 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 70°C |
| 封裝/外殼： | 208-BFQFP |
| 供應商設備封裝： | 208-PQFP（28x28） |
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ProASICPLUS Flash Family FPGAs
2- 12
v5.9
Note: When a signal from an I/O tile is connected to the core, it cannot be connected to the global MUX at the same time.
Figure 2-12 Input Connectors to ProASICPLUS Clock Conditioning Circuitry
Table 2-7
Clock-Conditioning Circuitry MUX Settings
MUX
Datapath
Comments
FBSEL
1
Internal Feedback
2
Internal Feedback and Advance Clock Using FBDLY
–0.25 to –4 ns in 0.25 ns increments
3
External Feedback (EXTFB)
XDLYSEL
0
Feedback Unchanged
1
Deskew feedback by advancing clock by system delay
Fixed delay of –2.95 ns
OBMUX
GLB
0
Primary bypass, no divider
1
Primary bypass, use divider
2
Delay Clock Using FBDLY
+0.25 to +4 ns in 0.25 ns increments
4
Phase Shift Clock by 0°
5
Reserved
6
Phase Shift Clock by +180°
7
Reserved
OAMUX
GLA
0
Secondary bypass, no divider
1
Secondary bypass, use divider
2
Delay Clock Using FBDLY
+0.25 to +4 ns in 0.25 ns increments
3
Phase Shift Clock by 0°
Configuration Tile
PECL Pad Cell
GLMX
GL
Std. Pad Cell
GL
NPECL
PPECL
CORE
Package Pins
Physical I/O
Buffers
Global MUX
External
Feedback
Global MUX B
OUT
Global MUX A
OUT
Legend
Physical Pin
DATA Signals to the Core
DATA Signals to the PLL Block
DATA Signals to the Global MUX
Control Signals to the Global MUX
相關PDF資料 |
PDF描述 |
|---|---|
| AYM40DRMH | CONN EDGECARD 80POS .156 WW |
| 8656V09PLTXLF | DSUB CRIMP 9 PIN |
| 24AA00T-I/ST | IC EEPROM 128BIT 400KHZ 8TSSOP |
| EP2AGX125DF25I5N | IC ARRIA II GX FPGA 125K 572FBGA |
| EP1SGX25FF1020C6N | IC STRATIX GX FPGA 25K 1020-FBGA |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| APA1000-PQG208A | 功能描述:IC FPGA PROASIC+ 1M 208-PQFP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:ProASICPLUS 標準包裝:1 系列:ProASICPLUS LAB/CLB數(shù):- 邏輯元件/單元數(shù):- RAM 位總計:129024 輸入/輸出數(shù):248 門數(shù):600000 電源電壓:2.3 V ~ 2.7 V 安裝類型:表面貼裝 工作溫度:- 封裝/外殼:352-BFCQFP，帶拉桿 供應商設備封裝:352-CQFP（75x75） |
| APA1000-PQG208I | 功能描述:IC FPGA PROASIC+ 1M 208-PQFP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:ProASICPLUS 標準包裝:1 系列:ProASICPLUS LAB/CLB數(shù):- 邏輯元件/單元數(shù):- RAM 位總計:129024 輸入/輸出數(shù):248 門數(shù):600000 電源電壓:2.3 V ~ 2.7 V 安裝類型:表面貼裝 工作溫度:- 封裝/外殼:352-BFCQFP，帶拉桿 供應商設備封裝:352-CQFP（75x75） |
| APA1000-PQG208M | 制造商:Microsemi Corporation 功能描述:FPGA ProASICPLUS Family 1M Gates 180MHz 0.22um Technology 2.5V 208-Pin PQFP 制造商:Microsemi Corporation 功能描述:FPGA PROASICPLUS 1M GATES 180MHZ 0.22UM 2.5V 208PQFP - Trays 制造商:Microsemi Corporation 功能描述:IC FPGA PROASIC+ 1M 208PQFP |
| APA1000-PQGB | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC Flash Family FPGAs |
| APA1000-PQGES | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC Flash Family FPGAs |
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