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參數(shù)資料
| 型號： | APA1000-CQ352B |
| 廠商： | Microsemi SoC |
| 文件頁數(shù)： | 82/178頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA PROASIC+ 1M 352-CQFP |
| 標準包裝： | 1 |
| 系列： | ProASICPLUS |
| RAM 位總計： | 202752 |
| 輸入/輸出數(shù)： | 248 |
| 門數(shù)： | 1000000 |
| 電源電壓： | 2.3 V ~ 2.7 V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 352-BFCQFP，帶拉桿 |
| 供應(yīng)商設(shè)備封裝： | 352-CQFP（75x75） |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁當前第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁
ProASICPLUS Flash Family FPGAs
4- 4
v5.9
v3.2
The "ProASICPLUS Clock Management System" section was updated.
Figure 2-17 Using the PLL for Clock Deskewing was updated.
The "PLL Electrical Specifications" section was updated.
Figure 2-23 Tristate Buffer Delays was updated.
In the "Calculating Typical Power Dissipation" section, P9 was changed to 7.5 mW.
The "Programming, Storage, and Operating Limits" section was updated.
The "Recommended Design Practice for VPN/VPP" section was updated.
v3.1
The datasheet was updated to include references to guidelines concerning the use of certain
ProASICPLUS I/O standards.
v3.0
In Table 2-2 Array Coordinates, the Memory Rows – Bottom coordinates were changed.
Figure 2-5 Core Cell Coordinates for the APA1000 was updated.
changed from 0.3 to –0.3.
In the "Sample Macrocell Library Listing" section, the AND2 Standard maximum changed to 0.7
and the –F maximum changed to 0.8.
v2.0
The Table 1 ProASICPLUS Product Profile was updated.
The "Ordering Information" section was updated.
The "Plastic Device Resources" section was updated.
ii
The "ProASICPLUS Architecture" section was updated.
Table 2-2 Array Coordinates was updated.
The "Physical Implementation" section was updated.
The "Functional Description" section was updated.
17 Using the PLL for Clock Deskewing were updated.
The "PLL Electrical Specifications" section was updated.
Figure 2-22 Multi-Port Memory Usage was updated.
The "Calculating Typical Power Dissipation" section was updated.
The "Nominal Supply Voltages’ section was updated.
1-34
The "Tristate Buffer Delays" section was updated.
The "Output Buffer Delays" section was updated.
The"Input Buffer Delays" section was updated.
"Global Routing Skew" section was updated.
The"Sample Macrocell Library Listing" section was updated.
The "Pin Description" section was updated.
Previous version
Changes in current version (v5.9)
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