參數(shù)資料
型號(hào): AK8430
廠商: Asahi Kasei Microsystems Co.,Ltd
英文描述: JT 11C 11#16 SKT PLUG
中文描述: 6路CCD傳感器模擬處理器
文件頁(yè)數(shù): 6/25頁(yè)
文件大小: 269K
代理商: AK8430
ASAHI KASEI [AK8430]
<MS0017-J-01> 2000/11
6
レジスタ説明
R0
レジスタ
D0
0:
1:
通常動(dòng)作
黒補(bǔ)正レンジ比検出イネーブル
黒補(bǔ)正レンジ比検出をイネーブルにすると、
AK8430
は自動(dòng)的に
10bit
ADC
で黒補(bǔ)正回路のフルスケ
ールを検出し、検出値を黒補(bǔ)正レンジ比レジスタ
RE
、
RF
に書き込みます。検出が終了すると、このビッ
トは自動(dòng)的に
0
に戻ります。詳細(xì)は
RE
レジスタの項(xiàng)を參照してください。
D1
0:
1:
オフセットキャンセルモード
全畫素補(bǔ)正モード
オフセットキャンセルモードでは黒補(bǔ)正回路の入力データとして、オフセットデータレジスタ
R2~R7
が選
択されます。一方、全畫素補(bǔ)正モードでは、バス
BD0~BD8
のデータが黒補(bǔ)正回路の入力として選択さ
れます。全畫素補(bǔ)正モードでは畫素周期で
BD0~BD8
の入力データを変えることで、畫素ごとに黒補(bǔ)正
をすることができます。
BD0~BD8
の入力タイミングについては、デジタル
AC
特性の
CDS
モードタイミ
ング図及びラインクランプモードタイミング図を參照して下さい。
D2 PGA
0:
1:
イネーブル
ディセーブル
(
ゲイン
1
に固定
)
D5-D3
6CH
モード
D5
0
0
0
1
1
1
偶奇の順は固定で、奇が先、偶が後です。
X
Don’t Care
です。
D4
0
0
1
0
0
1
D3
0
1
X
0
1
X
処理順序
CN0O
CN1O
CN2O
CN0E
CN1E
CN2E
CN2O
CN0O
CN1O
CN2E
CN0E
CN1E
CN1O
CN2O
CN0O
CN1E
CN2E
CN0E
CN0O
CN2O
CN1O
CN0E
CN2E
CN1E
CN1O
CN0O
CN2O
CN1E
CN0E
CN2E
CN2O
CN1O
CN0O
CN2E
CN1E
CN0E
3CH
モード
D5
0
0
0
1
1
1
D4
0
0
1
0
0
1
D3
0
1
X
0
1
X
処理順序
CN0O
CN1O
CN2O
CN2O
CN0O
CN1O
CN1O
CN2O
CN0O
CN0O
CN2O
CN1O
CN1O
CN0O
CN2O
CN2O
CN1O
CN0O
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