參數(shù)資料
型號： AK5392
廠商： Asahi Kasei Microsystems Co.,Ltd
英文描述： Enhanced Dual Bit 24Bit ADC
中文描述： 增強雙位24位模數(shù)轉(zhuǎn)換器
文件頁數(shù)： 4/19頁
文件大?。?/td> 171K
代理商： AK5392
ASAHI KASEI
[AK5392]
0188-E-01
1997/11
- 4 -
14
SCLK
I/O
Serial Data Clock Pin
Data is clocked out on the falling edge of SCLK.
Slave mode:
SCLK requires more than 48fs clock.
Master mode:
SCLK outputs a 128fs clock. SCLK stays "L" during reset.
Serial Data Output Pin
MSB first, 2's complement. SDATA stays "L" during reset.
Frame Synchronization Signal Pin
Slave mode:
When "H", the data bits are clocked out on SDATA.
Master mode:
FSYNC outputs 2fs clock.
FSYNC stays "L" during reset.
Master Clock Input Pin
CMODE="H":384fs
CMODE="L":256fs
Master Clock Select Pin
"L": CLK=256fs (12.288MHz @fs=48kHz)
"H": CLK=384fs (18.432MHz @fs=48kHz)
High Pass Filter Enable Pin
"L": Disable
"H": Enable
Test Pin
Should be connected DGND.
Substrate Ground Pin, 0V
Analog Ground Pin, 0V
Analog Supply Pin, 5V
Rch Analog negative input Pin
Rch Analog positive input Pin
Rch Common Voltage Pin, 2.5V
Rch Reference Ground Pin, 0V
Rch Reference Voltage Pin, 3.75V
Normally connected to GNDR with a 10uF electrolytic capacitor and
a 0.1uF ceramic capacitor
15
SDATA
O
16
FSYNC
I/O
17
CLK
I
18
CMODE
I
19
HPFE
I
20
TEST
I
21
22
23
24
25
26
27
28
BGND
AGND
VA
AINR-
AINR+
VCOMR
GNDR
VREFR
-
-
-
I
I
O
-
O
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PDF描述
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參數(shù)描述
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