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參數(shù)資料
| 型號： | AK4628A |
| 廠商： | Asahi Kasei Microsystems Co.,Ltd |
| 元件分類： | Codec |
| 英文描述： | High Performance Multi-channel Audio CODEC |
| 中文描述： | 高性能多通道音頻解碼器 |
| 文件頁數(shù)： | 12/41頁 |
| 文件大小： | 557K |
| 代理商： | AK4628A |
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ASAHI KASEI
[AK4628A]
MS0385-E-00
2005/02
- 12 -
Parameter
Control Interface Timing (3-wire Serial mode):
CCLK Period
CCLK Pulse Width Low
Pulse Width High
CDTI Setup Time
CDTI Hold Time
CSN “H” Time
CSN “
↓
” to CCLK “
↑
”
CCLK “
↑
” to CSN “
↑
”
Control Interface Timing (I
2
C Bus mode):
SCL Clock Frequency
Bus Free Time Between Transmissions
Start Condition Hold Time (prior to first clock pulse)
Clock Low Time
Clock High Time
Setup Time for Repeated Start Condition
SDA Hold Time from SCL Falling (Note 19)
SDA Setup Time from SCL Rising
Rise Time of Both SDA and SCL Lines
Fall Time of Both SDA and SCL Lines
Setup Time for Stop Condition
Pulse Width of Spike Noise Suppressed by Input Filter
Power-down & Reset Timing
PDN Pulse Width (Note 20)
PDN “
↑
” to SDTO valid (Note 21)
Notes: 19. Data must be held for sufficient time to bridge the 300 ns transition time of SCL.
20. The AK4628A can be reset by bringing PDN “L” to “H” upon power-up.
21. These cycles are the number of LRCK rising from PDN rising.
22. I
2
C is a registered trademark of Philips Semiconductors.
Symbol
min
200
80
80
40
40
150
50
50
-
4.7
4.0
4.7
4.0
4.7
0
0.25
-
-
4.0
0
150
typ
max
100
-
-
-
-
-
-
-
1.0
0.3
-
50
Units
ns
ns
ns
ns
ns
ns
ns
ns
kHz
μ
s
μ
s
μ
s
μ
s
μ
s
μ
s
μ
s
μ
s
μ
s
μ
s
ns
ns
1/fs
tCCK
tCCKL
tCCKH
tCDS
tCDH
tCSW
tCSS
tCSH
fSCL
tBUF
tHD:STA
tLOW
tHIGH
tSU:STA
tHD:DAT
tSU:DAT
tR
tF
tSU:STO
tSP
tPD
tPDV
522
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